本发明专利技术通过移除环状区域（ｈａｌｏ ｒｅｇｉｏｎ）（２０６，３０６）的部分或通过避免在可基于再生长的半导体材料（２１８，３１８）而后续形成之延伸区域（２０９Ａ）内形成该环状区域（２０６，３０６），而可显著地改善临限下降特性（ｔｈｒｅｓｈｏｌｄｒｏｌｌ ｏｆｆ ｂｅｈａｖｉｏｒ），其中可同时达成增强的电流驱动能力。
【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术系关于集成电路之形成，且尤有关于包括通过环状区域(halo region)形成之增强掺杂分布(enhanced dopant profile)之半导体区域的形成。
技术介绍
集成电路之制造需要根据特定之电路布局于给定之芯片面积上形 成大量的电路组件。就此目的而言，具有或不具有额外的掺杂材料之 实质上结晶(crystalline)的半导体区域系定义于特定之基板位置以作用 为"主动(active)"区域，也就是说，至少暂时地作用为导电区域。 一般 而言，目前实行有复数种工艺技术，其中就复杂电路而言(例如微处理 器、储存芯片等等)，因为鉴于操作速度及/或电力消耗及/或成本效益 的优异特性，MOS技术系目前最有可为之其中一种方法。在利用例如 MOS技术制造复杂的集成电路期间，数百万个晶体管(例如N沟道的 晶体管及/或P沟道的晶体管)系形成于包括结晶半导体层之基板上。晶 体管(不论其为N沟道晶体管或P沟道晶体管或任何其它考虑到的晶体 管架构)包含重浓度掺杂区域(highly doped region)(例如漏极与源极区 域)之接口所形成之所谓的PN结(PNjunction),邻接于该重浓度掺杂区 域设有轻浓度掺杂(slightly d(5ped)或无掺杂区域(例如沟道区域)。在场效晶体管之情况中，沟道区域之导电率(conductivity)(亦即导 电沟道之驱动电流能力)系由栅极电极所控制，该栅极电极为邻接于该 沟道区域而形成并通过薄绝缘层与该沟道区域分隔。于形成导电沟道 后，由于对栅极电极施加适当的控制电压，该沟道区域之导电率系视 惨杂浓度、电荷载子之移动率、以及(对该沟道区域在晶体管宽度方向 上的特定延伸而言)源极与漏极区域间之距离(亦称为沟道长度)而定。 因此，于施加控制电压至栅极电极后，结合于绝缘层下方快速产生导电沟道的能力，沟道区域之导电率实质上会影响MOS晶体管的效能。 因此，当产生沟道之速度(视栅极电极之导电率而定)和该沟道之电阻系数(resistivity)实质上确定了晶体管的特性时，沟道长度的尺寸縮放 (scaling)(以及与其相关联的沟道电阻系数的降低与栅极电阻系数的增 加)使该沟道长度成为主要的设计标准用来实现集成电路之操作速度的 增加。然而，晶体管尺寸的持续縮减承受着复数个与其相关联而必须解 决的问题，使得不会过度地抵销通过稳定地减小晶体管尺寸所获得的 优点。在此方面的 一 个主要问题系增强光微影(enhanced photolithography)之显影(devel叩ment)与蚀刻策略，用以为新器件世代 可靠且可再生地产生关键尺寸(critical dimension)之电路组件(例如晶体 管的栅极电极)。而且，在垂直方向以及侧向(lateral)方向上，漏极与源 极区域需要高度精密的掺杂分布以提供结合所希望的沟道可控性之低 的薄片(sheet)和接触电阻系数。然而，栅极长度之縮减系与个别沟道之降低的可控性相关联，因 而需要明显的侧向掺杂分布及掺杂梯度(dopant gradient)(至少在PN结 之邻近处)。因此，所谓的环状区域通常由离子植入(ion implantation) 所形成，用以引入导电率类型为对应于剩余的沟道及半导体区域之导 电率类型的惨杂种类，以利于在形成个别延伸及深漏极与源极区域后 "增强"所产生之PN结。在此方式中，晶体管之临限电压(代表在沟 道区域中形成导电沟道的电压)明显地确定了沟道之可控性，其中对于 縮减的栅极长度可观察该临限电压之明显变化。因此，通过提供适当 的环状植入区域，可以增强沟道之可控性，因而也縮小了临限电压之 变化(亦称为临限下降(threshold roll off))，并且也縮小了栅极长度变化 之晶体管效能的明显变化。然而，因为栅极长度的持续縮减，通过环 状植入对临限变化的有效补偿可产生明显程度的个别延伸区域的反向 惨杂(counter-doping)，尤其在非常浅并需要高度掺杂环状植入时，其可 更有效地縮减相较于较深之环状植入的临限变化，可对其提供减少的 掺杂浓度尚且提供较不有效的补偿机制。结果，通过縮小栅极绝缘层 之厚度而可增强沟道可控性，然而，其也许受到增加的静态漏电流 (static leakage current)及广为接受的绝缘材料(例如二氧化硅)之物理限制情况所限制。参照图la至图lc，将更详细叙述牵涉习知之晶体管器件之形成的 问题。图la以剖面图示意地说明可接收浅环状植入的第一晶体管组件 100S，以及用于接收适度深之植入的第二晶体管组件100D。第一与第 二晶体管100S、 100D可包含形成于沟道区域103之上之个别的栅极电 极104，该沟道区域103设置于半导体材料102(例如硅层)中，而该半 导体材料102依序形成于基板101之上。栅极电极104(可已于其侧壁 上形成有间隔件组件(spacer element) 107)通过栅极绝缘层105而与沟道 区域103分隔。关于目前为止所叙述之组件，可假设晶体管IOOS、 100D 可具有实质上相同之配置。此外，晶体管100S可受到离子植入工艺 108S用于在半导体层102中形成可被视为浅环状区域之个别的环状区 域106S，该等浅环状区域在器件100S之操作期间于增强沟道形成于沟 道区域103中之可控性可以是高效率的。因此，系以适当的工艺参数(例 如植入剂量、能量、以及(如图标)相对于实质上垂直于层102之方向之 倾斜角度)执行植入工艺108S，以利于在由栅极电极104与间隔件107 所定义之结构下方获得延伸至某种程度的植入区域106S，其中该间隔 件107作用为植入掩膜(implantation mask)。然而，应注意的是，需要 适度高的植入剂量以及因此在浅区域106S中之掺杂浓度，以提供有效 的补偿机制用于减小短沟道效应(short channel effect)(例如减小的临限 下降)，用以获得增强的沟道可控性。另一方面，第二晶体管IOOD受 到被指定以提供较低之掺杂浓度的环状植入108D，因而需要明显较大 的深度以利于提供相对于临限变化适度高的补偿效果。应了解的是， 栅极绝缘层105之厚度可典型地从1至3奈米(nm)的范围并且可基于 常用材料(例如二氧化硅、氮化硅(siliconnitride)等等)而不明显地缩小。 基于已建立完备之技术可形成晶体管100S、 IOOD，该等技术包括用于 该等晶体管两者除了环状植入108S、 108D外之实质上相同之技术。图lb示意地显示在最终制造阶段的晶体管IOOS、 IOOD。晶体管 IOOS、 IOOD两者可包含适当的侧壁间隔件结构111，该侧壁间隔件结 构111可包含复数个个别的间隔件组件及适当的衬里(liner)材料，视工 艺及器件需求而定。此外，连接至个别之延伸区域109的漏极和源极 区域110可形成于邻接于沟道区域103之半导体层102内，其中该等延伸区域109相对于环状区域106S或106D可形成PN结，如前所说 明者。此外，金属硅化物(silicide)区域112可形成于漏极和源极区域110 以与门极电极104内，以降低用于连接至该栅极电极104以及该漏极 和源极区域110的本文档来自技高网...
【技术保护点】
一种方法，包括下列步骤： 形成邻接于场效晶体管（２００、３００、４００）的沟道区域（２０３、３０３、４０３）的掺杂区域（２０６Ａ、３０６Ａ、４０６Ａ），该掺杂区域（２０６Ａ、３０６Ａ、４０６Ａ）包括第一导电率类型的第一掺杂种类；以半导体材料（２１８、３１８）替代该掺杂区域（２０６Ａ、３０６Ａ、４０６Ａ）的部分；以及 将不同于该第一导电率类型的第二导电率类型的第二掺杂种类引入至该半导体材料（２１８、３１８）中，从而与邻接于该沟道区域（２０３、３０３、４０３）的该第一掺杂种类一起形成ＰＮ结。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A魏，T卡姆勒，J亨奇尔，M霍斯特曼，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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