一种高驱动电流的III-V族金属氧化物半导体器件制造技术

本发明专利技术公开了一种高驱动电流的III-V族金属氧化物半导体器件，包括：一单晶衬底；一在该单晶衬底上表面形成的缓冲层；一在该缓冲层上表面形成的量子阱底部势垒层；一在该量子阱底部势垒层中形成的平面掺杂层；一在该量子阱底部势垒层上表面形成的高迁移率量子阱沟道；一在该高迁移率量子阱沟道上表面形成的界面控制层；一在该界面控制层上表面形成的高K栅介质和抬高源漏层；一在该高K栅介质上形成的金属栅结构；以及一在该抬高源漏层上形成的源漏接触金属层。本发明专利技术利用界面控制层技术钝化MOS界面处的悬挂键，实现低界面态密度，并降低沟道中载流子的散射，提高了沟道层中的二维电子气浓度或二维空穴气浓度，满足了高性能III-V族CMOS技术的要求。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造
，具体涉及一种采用界面控制层、底部势垒平面掺杂与抬高源漏来实现的高驱动电流的III-V族金属氧化物半导体(MOS)器件， 应用于高性能III-V族MOS器件。
技术介绍
当互补金属氧化物半导体(CMOS)技术进入到22纳米技术节点之后，依靠等比例缩小已经很难提升器件性能。采用新材料，新器件成为继续提高CMOS器件性能的一个重要研究方向，πι-v族半导体材料以其较高的电子迁移率，成为当前研究的热点问题。但是， 高质量热稳定栅介质材料一直是III-V族半导体在大规模CMOS集成电路中的应用的主要障碍。最新研究报道表明在III-V族半导体表面，直接采用原子层沉积(ALD)以及分子束外延(MBE)技术沉积高k栅介质材料已经实现了器件质量的MOS界面。然而，该界面的性质仍无法与Si02/Si相比拟，在高迁移率沟道表面直接生长高k栅介质材料，其MOS界面态密度高会导致沟道载流子迁移率的下降。此外III-V族半导体材料的导带态密度浓度比较低，也在一定程度上限制了器件的驱动电流的提高。因此，需要一种新的途径在III-V族半导体材料上同时实现高驱动电流与低MOS 界面态密度，以满足高性能III-V族半导体CMOS技术的要求。
技术实现思路
(一 )要解决的技术问题有鉴于此，本专利技术的主要目的是提供一种高驱动电流的III-V族MOS器件，以同时实现高驱动电流与低MOS界面态密度，满足高性能III-V族半导体CMOS技术的要求。( 二 )技术方案为达到上述目的，本专利技术提供了一种高驱动电流的III-V族金属氧化物半导体器件，包括一单晶衬底101 在该单晶衬底101上表面形成的缓冲层102 ;—在该缓冲层 102上表面形成的量子阱底部势垒层103 ;—在该量子阱底部势垒层103中形成的平面掺杂层104 ;—在该量子阱底部势垒层103上表面形成的高迁移率量子阱沟道105 ;—在该高迁移率量子阱沟道105上表面形成的界面控制层106 ;—在该界面控制层106上表面形成的高K栅介质107和抬高源漏层108 在该高K栅介质107上形成的金属栅结构109 ；以及一在该抬高源漏层108上形成的源漏接触金属层110。上述方案中，所述单晶衬底101是采用硅、锗、砷化镓、磷化镓或磷化铟材料的衬。上述方案中，所述缓冲层102用于释放所述单晶衬底101与所述量子阱底部势垒层103之间晶格失配应力。上述方案中，所述量子阱底部势垒层103采用III-V族半导体及其多元合金材料， 或者采用电学绝缘或者半绝缘材料，所述量子阱底部势垒层103的禁带宽度大于所述高迁移率量子阱沟道105的禁带宽度，并且与高迁移率量子阱沟道105形成电子或空穴的量子阱。上述方案中，所述量子阱底部势垒层103中形成的平面掺杂层104，能够在所述高迁移率量子阱沟道105中形成二维电子气或二维空穴气，以提高所述高迁移率量子阱沟道 105中的载流子浓度。上述方案中，所述高迁移率量子阱沟道105采用III-V族半导体薄层材料，该 III-V族半导体薄层材料包括由砷化镓、磷化铟、铺化铟、砷化铟或铺化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道105包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。上述方案中，所述量子阱底部势垒层103、界面控制层106、抬高源漏层108与所述高迁移率量子阱沟道105的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在所述高迁移率量子阱沟道105中具有量子限制效应。上述方案中，所述界面控制层106的禁带宽度大于所述高迁移率量子阱沟道105 的禁带宽度，能够消除所述高迁移率量子阱沟道105表面的费米能级钉扎，且所述界面控制层106的厚度范围介于单个原子层到20nm之间。上述方案中，所述高K栅介质107的介电常数k大于8，该高K栅介质107采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。上述方案中，所述抬高源漏层108选用高掺杂的III-V薄膜材料，所述金属栅结构 109包括功函数金属层与低电阻栅电极。(三)有益效果从上述技术方案可以看出，本专利技术具有以下有益效果本专利技术提供的这种高驱动电流的III-V族MOS器件，利用界面控制层技术钝化MOS 界面处的悬挂键，实现了低界面态密度，并降低了沟道中载流子的散射；通过底部势垒层中的平面掺杂，提高了沟道层中的二维电子气浓度或二维空穴气浓度；并进一步提高了器件的驱动电流，界面控制层(介电常数大于10)与高介电常数栅介质相结合来降低等效氧化层厚度(EOT)，最终在高迁移率III-V族半导体上实现了低界面态密度和高驱动电流的MOS 结构，满足了高性能III-V族CMOS技术的要求。附图说明图I是本专利技术提供的高驱动电流的III-V族MOS器件的结构示意图；图2是N型III-V族半导体量子阱沟道、界面控制层与高K介质的能带结构示意图；图3是底部势垒层平面N型掺杂层对饱和电流的影响示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。如图I所示，图I是本专利技术提供的高驱动电流的III-V族MOS器件的结构示意图，该器件包括一单晶衬底101 在该单晶衬底101上表面形成的缓冲层102 ;—在该缓冲层102上表面形成的量子阱底部势垒层103 ;—在该量子阱底部势垒层103中形成的平面掺杂层104 ;—在该量子阱底部势垒层103上表面形成的高迁移率量子阱沟道105 ;—在该高迁移率量子阱沟道105上表面形成的界面控制层106 ;—在该界面控制层106上表面形成的高K栅介质107和抬高源漏层108 在该高K栅介质107上形成的金属栅结构109 ； 以及一在该抬高源漏层108上形成的源漏接触金属层110。单晶衬底101是采用硅(Si)、锗(Ge)、磷化镓(GaP)、砷化镓(GaAs)、磷化铟(InP) 等材料的衬底。缓冲层102能够释放所述单晶衬底101与量子阱底部势垒层103之间的晶格失配应力。量子阱底部势垒层103采用III-V族半导体及其多元合金材料，或者采用电学绝缘或者半绝缘材料，所述量子阱底部势垒层103的禁带宽度大于所述高迁移率量子阱沟道 105，并且电子亲和势低于所述高迁移率量子阱沟道105。量子阱底部势垒层103与所述高迁移率量子阱沟道105的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系， 电子或者空穴在沟道中具有量子限制效应。高迁移率量子阱沟道105采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)或锑化镓(GaSb) 构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道105包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种 III-V族半导体以及合金薄层组合而成的复合沟道。界面控制层106的禁带宽度大于所述高迁移率量子阱沟道105，并且电子亲和势低于所述高迁移率量子阱沟道105。界面控制层1本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：刘洪刚，常虎东，卢力，薛百清，王虹，孙兵，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：