具有纳米柱的半导体器件及其方法技术

一种半导体器件（１０），其包括多个由导电材料（１６）形成的柱（２２）。所述柱通过使用多个纳米晶体（２０）作为硬掩模图案化导电材料（１６）而形成。所述导电材料的厚度决定了所述柱的高度。同样，所述柱的宽度由纳米晶体（２０）的直径决定。在一个实施例中，所述柱（２２）由多晶硅形成并且用作具有良好电荷保持性和低电压操作的非易失性存储器单元（２５）的电荷存储区。在另一实施例中，所述柱由金属形成并且用作金属－绝缘体－金属（ＭＩＭ）电容器（５０）的平板电极，该电容器具有增大的电容，而未增加集成电路表面积。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及集成电路，更M地涉及一种具有纳米柱的半"f^器件及 其方法。背景狄电可擦除可編程只读絲器(EEPROM)结构-"^絲电路中^UU于非 易失性数据务賭。EEPROM器件结构j包括用于存储电荷的浮栅。4^1控制 电压，能够将电荷ii^f栅结构，或者AJf栅结构中移除。浮栅下的沟道的导 电性由于^t在浮栅中的电荷的存在而朝汰变。导电性的差异由与两种不同状 态下的器件有关的阈值电压(Vt)的变^4示。由于带电和不带电的浮栅而 导致的导电性上的差异可以被检测到，因此可以确定二元的M器状态。在许多iW技术的非易失性务賭器器件中，浮栅由均匀的例如多晶^^it样 的材料层形成。^些l^"技术的器件结构中，浮栅下的薄隧穿电介质层存在 这样的问题，即，电荷^t麟隧穿电介质层中的缺陷辦栅泄漏到下部沟道。 该电荷泄漏能够导致^^在器件中的##器状态的退化，因此是不希望出现的。 为了i^这样的电荷泄漏，常常会增加随穿电介质的厚度。但是，由于电荷载 流子必须通过Jt享的随穿电介质，因此更厚的随穿电介质需要更高的编W^ 除电压来用于^^从浮栅中移除电荷。拟艮多情况中，更高的编程电压增加 了本文档来自技高网...

【技术保护点】
一种方法，其包括：　形成第一层；　在所述第一层上形成多个纳米簇；以及　图案化所述第一层，其中，图案化所述第一层包括使用所述多个纳米簇作为硬掩模进行的刻蚀。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：L马修，RA劳，R穆拉利德哈，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]