在宽度方向中具有应力修正和电容降低特征的晶体管结构及其方法技术

晶体管（５０）包括位于有源区（５２）中的源区（７２）和漏区（７４）。栅极（５４）位于有源区的沟道区域之上，其中沟道区域分开源区和漏区。晶体管进一步包括在栅极之下并从源区到漏区延伸的至少一个应力修正器和电容降低特征（５８，６０），用于降低与栅极、源区和漏区关联的电容。该至少一个应力修正器和电容降低特征包括介质并且包括至少部分通过有源区限定的形状。

【技术实现步骤摘要】
【国外来华专利技术】
当前专利技术涉及一般地半导体器件，并且更特别地，涉及在宽度方 向中具有应力修正和电容降低特征的晶体管结构及其制造方法。
技术介绍
在<100>方向的SOI衬底上的窄宽度PFET器件观察到大约15到 40百分比(15-40%)的窄宽度PFET驱动电流增强。相信如此增强与 应力引起的迁移性增强有关。但是，在此存在一个或多个限制因素制 约利用该驱动电流的提高。首先，在典型的0.13微米技术的高性能产 品中，在一个相对宽的宽度上设计相当数量的PFET晶体管，例如，具 有大约3.3um的峰值PFET宽度分布。因此，如此宽宽度的PFET器 件不能从窄宽度PFET增强受益。其次，为了使电路工作，NFET与PFET 驱动电流比应当维持在一个确定的范围中，例如，典型地在2左右。 过强的PFET驱动电流对于电路不是好事，由于强PFET驱动电流可能 引起电路故障。因此，期望提供改进的晶体管结构以及其制造方法来克服现有技 术的问题。
技术实现思路
根据一个实施例，晶体管包括在有源区中定位的源区和漏区。栅 极在有源区的沟道区上，其中沟道区域分开源区和漏区。晶体管进一 步包括在栅极之下从源区向漏区延伸的至少一个应力修正器和电容降 低特征来降低与栅极、源区和漏区相关联的电容。该至少一个应力修 正器和电容降低特征包括介质并且包括至少部分通过有源区限定的形状。附图说明本专利技术的实施例通过例子来说明并不限于附图，其中相同的参考 标记指示相同的元件，其中图1显示作为公知技术的CMOS晶体管的沟道方向和宽度方向的 顶视图。图2以表格示出不同沟道方向和器件类型的应力响应灵敏度特性。图3表示不同晶体管宽度在<100>的晶体管沟道方向与<110〉的晶 体管沟道方向的PMOS驱动电流的比率的特性曲线。图4是公知的典型CMOS晶体管结构的顶视图。图5是根据本专利技术一个实施例在宽度方向具有应力修正和电容降 低特征的CMOS晶体管结构的顶视图。图6表示性能量度与包含根据本专利技术一个实施例的应力修正和电 容降低特征的有源区片段宽度的特征曲线。图7是每个集成电路的沟道区域数量和集成电路上的晶体管器件 宽度的特征曲线表示，针对(a)典型晶体管结构和(b)最佳晶体管结 构，最佳晶体管结构合并了根据本专利技术一个实施例的应力修正器和电 容降低特征。图8是根据本专利技术另一实施例包括应力修正衬垫的在宽度方向中 具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。图9是根据本专利技术另一实施例包括应力修正衬垫或刻痕的在宽度 方向中具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。图10是根据本专利技术另一实施例在宽度方向中具有应力修正和电 容降低特征的CMOS晶体管构造块结构的顶视图。图11是根据本专利技术又一实施例在宽度方向中具有应力修正和电 容降低特征的CMOS晶体管构造块结构的顶视图。图12是根据本专利技术另一实施例在宽度方向中具有应力修正和电 容降低特征的使用图10的构造块结构制造的CMOS晶体管结构的顶视图。图13是根据本专利技术另一实施例在宽度方向中具有应力修正和电 容降低特征的使用图ll的构造块结构制造的CMOS晶体管结构的顶视 图。图14是根据本专利技术的另一实施例具有包含晶体管结构的集成电路的顶视图。在不同附图中使用的相同的参考标记指示相同或同样的内容。技 术人员知道，图中的各元件是出于简明的目的而说明，并不一定依比 例绘出。例如，在图中元件的某些尺寸可能相对于其它元件夸张，是 为了帮助提高对本专利技术实施例的理解。具体实施例方式图1是作为公知技术的CMOS晶体管10的沟道方向和宽度方向 的顶视图。特别地，CMOS晶体管IO包括有源区12和其下具有栅电 介质(未示出)的栅电极14。有源区12通过在宽度方向延伸的宽度尺 寸W来表征，通过附图标记16来表示宽度方向。此外，有源区12包 括任何适合的半导体材料。栅电极14通过沟道方向中延伸的长度尺寸 L来表征，通过附图标记18来表示沟道方向。图2以表格示出不同沟道方向和器件类型的应力响应灵敏度特 性。该表是基于短沟道器件的性能。特别地，图2的表20包括沟道方 向22、器件类型24、良好沟道应力26和良好宽度应力28的栏。对于 <110〉的沟道方向，NMOS器件在沟道方向中的拉伸应力之下性能最 佳。此外，在<110>的沟道方向上，NMOS器件对于宽度方向的应力表 现出相对较小的灵敏度。在<110〉的沟道方向上，PMOS器件在沟道方 向中的压縮应力和宽度方向的拉伸应力之下性能最佳。在<100>的沟道 方向上，NMOS器件在沟道方向中的拉伸应力之下性能最佳并且对于 在宽度方向中的应力表现出相对较小的灵敏度。最后，在<100>的沟道 方向上，PMOS器件的性能表明对于在宽度方向中的应力表现出相对较小的灵敏度并且对于在宽度方向中小的压縮应力的反应良好。图3表示不同晶体管宽度的<100>的晶体管沟道方向与<110〉的晶体管沟道方向的PMOS驱动电流的比率的特性曲线。PMOS驱动电流 比率定义为具有<100>沟道方向的器件的驱动电流IDSAT与具有<110> 沟道方向的器件的驱动电流IDsAT的比率。横轴从较小宽度Wl向较大 宽度W2延伸。因此，曲线30表示驱动电流比率随着宽度的降低而增 加。例如，在窄宽度，驱动电流的提高可以是50%或更高的数量级。图4是公知的典型CMOS晶体管结构的顶视图。特别地，CMOS 晶体管40包括有源区42和其下具有栅电介质(未示出)的栅电极44。 有源区42通过在宽度方向延伸的宽度尺寸W来表征。此外，有源区 42包括任何适合的半导体材料。栅电极44通过沟道方向中延伸的长度 尺寸L来表征。晶体管40还包括接点46分别接触源区和漏区43和45。 对于CMOS晶体管40，希望从性能角度将其优化。图5是根据本专利技术实施例在宽度方向具有应力修正和电容降低特 征的CMOS晶体管结构的顶视图。特别地，CMOS晶体管50包括有 源区52和其下具有栅电介质(未示出)的栅电极54。此外，有源区 52包括任何适合的半导体材料。栅电极54通过沟道方向中延伸的长度 尺寸L来表征。晶体管50还包括接点56分别接触有源区52的源区和 漏区72和74。对于CMOS晶体管50，已从性能角度将其优化，如下 详述。CMOS晶体管50的优化包括增加的应力修正器和电容降低特征 (58、 60)，其中特征提供在宽度方向中的应力修正。换句话说，通过以附图标记62表示并在宽度方向扩展的宽度尺寸WovERALL来表征有源区52。有源区52被分成多个片段，例如，分别地，第一、第二和第 三片段66、 68和70。通过附图标记64表示的宽度WsuB来表征片段。 宽度WsuB小于总宽度W0VERAIX。此外，应力修正器和电容降低特征(58、 60)在有源区52的源区和漏区(72、 74)之间扩展并且位于栅 电极54和栅介质(未示出)之下。在一个实施例中，应力修正器和电容降低特征(58、 60)置换事 先通过适当的蚀刻技术例如，沟槽蚀刻技术移除的有源区52相对应的 区域。应力修正器和电容降低特征(58、 60)包括沟槽填充材料，这 些材料根据期望的用于特定晶本文档来自技高网...

【技术保护点】
一种晶体管，包括：　在有源区域中定位的源区；　在有源区域中定位的漏区；　有源区域的沟道区域上的栅极，该沟道区域分开源区和漏区；和　在栅极之下从源区到漏区延伸的至少一个应力修正器和电容降低特征，用来降低与栅极、源区和漏 区相关联的电容，该至少一个应力修正器和电容降低特征包括介质并具有至少部分通过有源区域限定的形状。

【技术特征摘要】
【国外来华专利技术】US 2004-8-24 10/925,0841. 一种晶体管，包括在有源区域中定位的源区；在有源区域中定位的漏区；有源区域的沟道区域上的栅极，该沟道区域分开源区和漏区；和在栅极之下从源区到漏区延伸的至少一个应力修正器和电容降低特征，用来降低与栅极、源区和漏区相关联的电容，该至少一个应力修正器和电容降低特征包括介质并具有至少部分通过有源区域限定的形状。2. 根据权利要求l所述的晶体管，其中该至少一个应力修正器和 电容降低特征进一步包括在接近栅极的有源区域的至少一侧周围定位 的刻痕，其中刻痕定位于有源区域两个相对侧上并且对于栅极充分对称。3. 根据权利要求l所述的晶体管，其中该至少一个应力修正器和 电容降低特征在沟道区域的宽度方向上修正应力。4. 根据权利要求1所述的晶体管，其中沟道区域的宽度方向是 <100〉晶向，其中介质是在有源区域上施加压缩应力的介质，其中在有 源区域上施加压缩应力的介质是氧化物。5. 根据权利要求1所述的晶体管，其中沟道区域的宽度方向是 <110>晶向，其中介质是在有源区域上施加拉伸应力的介质，其中在有 源区域上施加拉伸应力的介质是氮化硅。6. 根据权利要求l所述的晶体管，其中至少一个应力修正器和电容降低特征的总数依赖于有源区域的总宽度，其中，至少一个应力修 正器和电容降低特征的总数进一步依赖于有源区域的最佳子宽度，其中最佳子宽度通过计算最佳性能量度来确定。7. 根据权利要求l所述的晶体管，其中有源区域进一步包括至少 两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并且 第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部 分，其中第二衬垫的横截宽度比第一衬垫足够的厚，用于施加比第一 衬垫充分大的应力，其中第一衬垫和第二衬垫进一步包括氧化物。8. 根据权利要求1所述的晶体管，其中至少一个应力修正器和电 容降低特征包括通过有源区域预先占有的区域。9. 根据权利要求l所述的晶体管，进一步包括至少两个预定的晶 体管构造块，至少两个预定的晶体管构造块的每一个具有子宽度和侧 周界，其中当至少两个预定的晶体管构造块中的任何两个物理接合时， 它们的侧周界形成至少一个应力修正器和电容降低特征。10. 根据权利要求9所述的晶体管，其中有源区域进一步包括至少两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并 且第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一 部分。11. 根据权利要求9所述的晶体管，其中沟道区域的宽度方向是 <100>晶向，其中介质是在有源区域上施加压縮应力的介质，其中在有 源区域上施加压縮应力的...

【专利技术属性】
技术研发人员：陈建，迈克尔A门迪奇诺，万司H亚当斯，叶祖飞，文卡塔R科拉甘塔，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]