防止晶片处理工艺期间沟槽ＭＯＳＦＥＴ的栅氧化损坏的方法技术

本发明专利技术公开了一种用于在沟槽ＭＯＳＦＥＴ器件的顶部增设ＥＳＤ保护模块时在晶片处理工艺期间防止沟槽ＭＯＳＦＥＴ的栅氧化损坏的方法和器件结构。该ＥＳＤ保护模块具有低温氧化（ＬＴＯ）底层，该底层的图案化工艺被发现会引起栅氧化损坏。该方法包括：ａ）在晶片上制造若干沟槽ＭＯＳＦＥＴ；ｂ）在晶片的顶部增设能防止ＬＴＯ图案化工艺损坏栅氧化的Ｓｉ↓［３］Ｎ↓［４］绝缘层；ｃ）在Ｓｉ↓［３］Ｎ↓［４］绝缘层的顶部增设若干ＥＳＤ保护模块；和ｄ）移除Ｓｉ↓［３］Ｎ↓［４］绝缘层的不位于ＥＳＤ保护模块下方的部分。在一个实施例中，氢氟酸被用作图案化ＬＴＯ的第一刻蚀剂，而热磷酸被用作移除部分Ｓｉ↓［３］Ｎ↓［４］绝缘层的第二刻蚀剂。

【技术实现步骤摘要】

本专利技术总体涉及半导体器件制造领域。更具体地，本专利技术涉及提高半导 体器件制造效率的技术和相应的器件结构。
技术介绍
MOSFET (金属氧化物半导体场效应晶体管)器件具有许多工业应用， 诸如功率放大器，功率开关和低噪声放大器等。对于许多这样的应用，栅极 漏电流是器件具有关键重要性的性能参数之一，因为该参数可能影响 MOSFET器件的驱动能力及其相关的静态功率损耗。在实际操作中不可能实 现理想的零栅极漏电流。通过调整现有晶片处理工艺参数设定在实质上减少 栅极漏电流被认为是很困难的。减少漏电流的另一个常规技术是通过器件设 计减小阈值电压以减小静态功率损耗。但是阈值电压的减小具有其他衍生的 系统问题，诸如相应减小的可抵抗虚假导通的器件噪声容限。因此，持续地 存在相容协调地制造低栅极漏电流的MOSFET器件的需要。当将额外的功能 集成到同一芯片上的制造工艺可能诱发对沟槽MOSFET尤其对栅氧化的损 坏从而造成过大的栅极漏电流时，这一点对于沟槽MOSFET芯片尤为重要。
技术实现思路
本专利技术提出一种在沟槽MOSFET器件的顶部增设静电放电(ESD)保护 模块时防止沟槽MOSFET的栅氧化损坏的方法。该ESD保护模块具有一个 底层，该底层的图案化工艺被认为会引起对沟槽MOSFET的栅氧化的损坏。 该方法包括a) 制造其上具有若干沟槽MOSFET的晶片。b) 确定能防止ESD保护模块的底层图案化工艺对沟槽MOSFET的栅氧化造成损坏的绝缘层材料。在晶片的顶部形成该绝缘层。c) 在该绝缘层的顶部增设并图案化ESD保护模块。d)移除该绝缘层的不位于ESD保护模块下方的部分。可选地，在步骤b)和c)之间，该绝缘层的位于沟槽MOSFET上部主体顶部的其材料损坏不会影响沟槽MOSFET的功能的部分可被移除。在底层的图案化工艺使用第一刻蚀剂的实施例中，形成绝缘层的步骤b)进一步包括选择使用第一刻蚀剂时与底层相比较呈现实质上更低的刻蚀速率的绝缘层材料。在绝缘层的移除工艺使用第二刻蚀剂的另一个实施例中。形成绝缘层的 步骤b)进一步包括选择使用第二刻蚀剂时与衬垫氧化和栅氧化相比较呈现实 质上更高的刻蚀速率的绝缘层材料。在更多特定的实施例中，沟槽MOSFET的上部主体由热生长在图案化的 栅氧化顶部的衬垫氧化的双层构成。该衬垫氧化也在晶片的其他部分上延伸。 经选择的绝缘层材料为Si3N4，该Si3N4通过低压化学气相淀积(LPCVD)工 艺形成在衬垫氧化的顶部。所述底层由图案化的低温氧化(LTO)构成，该 低温氧化通过低温淀积工艺淀积在绝缘层的顶部。在更多特定的实施例中，选择氢氟酸(HF)刻蚀LTO，而选择热磷酸 (H3P04) ,Si3N4。作为根据上述方法制成的更特定的半导体器件，该特定器件包括1. 具有有源区和终端区的半导体衬底；2. 在有源区中制作的若干沟槽MOSFET单元；3. 在终端区的半导体衬底的顶部制作的若干ESD保护二极管；4. 夹在保护二极管和半导体衬底之间由氧化物/氮化物/氧化物(ONO) 构成的绝缘层，该氮化物层在制造工艺中具有氧化刻蚀阻挡的功能。本专利技术可以提高半导体器件制造效率。通过下文的描述，本专利技术的各个方面及其若干实施例对于本领域的普通 熟练技术人员将更加显而易见。附图说明为了更完整地描述本专利技术的若干实施例，本文参照附图进行说明。但是 附图不应被认为是对本专利技术的范围的限制，而仅是用于说明性的目的。图1是在沟槽MOSFET的顶部具有ESD保护模块的半导体器件的透视7图2是图1的半导体器件的等效电路图3图示图1的ESD保护模块的简化的I-V曲线特性；图4是图1的半导体器件的晶片制造统计数据的散布图，图中显示呈现不可接受的高沟槽MOSFET栅极漏电流的相当数量的晶片；图5到图11图示本专利技术的详尽的晶片制造工艺，其中绝缘层增设在沟槽MOSFET的顶部和ESD保护模块的底部之间用于防止沟槽MOSFET的栅氧化损坏；图12是最终的具有增设绝缘层的经改进的半导体器件的透视图； 图13是制造效率相对于晶片组序号的曲线图，图中显示了实施本专利技术的 方法后对效率的重大提高；以及图14图示了应用本专利技术的最终产品的横截面。具体实施例方式上文和下文参考本文包含的附图进行的描述仅集中于本专利技术的一个或多 个当前的优选实施例，同时也描述一些示例性的可选特征和/或替代实施例。 所呈现的描述和附图用作说明的目的而不是对本专利技术的限制。因此，本领域 的普通熟练技术人员可以容易地意识到各种变化，修改和替代。这样的各种 变化，修改和替代应被认为也处于本专利技术的范围内。图1是在沟槽MOSFET 50的顶部具有ESD保护模块62的半导体器件 IO的透视图。该沟槽MOSFET 50具有朝向其底部的P-外延层59，该外延层 59上相继具有外延MOSFET主体层53 (N-或N型)，P+源极区域58和衬垫 氧化103。为了简化，此处省略了沟槽MOSFET 50的底部衬底。沟槽MOSFET 50的栅极结构具有通过薄栅氧化102与外延MOSFET主体层53分离的沟槽 栅多晶硅电极101。衬垫氧化103的顶部是ESD保护模块62，该ESD保护 模块62具有若干串联的齐纳(Zener) 二极管，该齐纳二极管嵌入在带有低 温氧化(LTO) 105基底的多晶硅层基质106中。这一点用低温氧化(LTO) 105顶部的交替的N+和P+区域的水平序列图示。图2是图1的半导体器件 10的等效电路图，图3显示图1的ESD保护模块的简化I-V曲线特性。至 此本领域的熟练技术人员应该清楚的是，ESD保护模块62具有多重串联的齐纳二极管，用于针对静电放电的各个能量水平保护沟槽MOSFET 50的栅 极。在图中，ESD保护模块62具有PNPNP结构，但是可以应用任何数量的 串联齐纳二极管。当电压达到一定的阈值时，电流通过ESD保护模块62转 移，因此保护脆弱的栅氧化102。从器件功能的观点看，沟槽MOSFET 50 因此可被描述为位于半导体器件芯片10的有源区内，而ESD保护模块62 可被描述为位于半导体器件芯片10的终端区内。图4是图1的半导体器件的晶片制造统计数据的散布图，图中显示相当 数量的已制造晶片却是不可接受的晶片组84，该晶片呈现25V的栅-源电压 下不可接受的高沟槽MOSFET栅极漏电流Igss。这里，每一个图标(菱形， 正方形，圆形，十字形等)都代表一片已制造晶片。以安培为单位，每片晶 片所测出的栅极漏电流Igss都沿横轴标示。相对于显示为零(0)的晶片总 体中值数据，晶片数据的累积概率沿纵轴以西格玛(sigma (标准偏差))为 单位标示。在该情况下，可接受的限度80设定在1.0E-6安培(l微安)，从 而将可接受晶片组82与不可接受晶片组84区分。注意，作为栅极漏电流测 试装置的一部分功能，不可接受晶片组84的所有Igss数据都被人为箝制在 安全的1.0E-5安培(10微安)的低值以防止测试装置自身损坏。基于若干系统实验(本文未叙述)，不可接受晶片组84的高沟槽MOSFET 栅极漏电流显示出了与LTO刻蚀过程的较高的关联性，所述的LTO刻蚀过 程图案化ESD保护模块62的LTO层105。进一步的故障分析揭示了表现出 由于LTO刻蚀工艺引起其材料损坏的栅极沟道的顶部本文档来自技高网...

【技术保护点】
一种在沟槽ＭＯＳＦＥＴ器件的顶部增设静电放电ＥＳＤ保护模块时在晶片处理工艺期间防止沟槽ＭＯＳＦＥＴ的栅氧化损坏的方法，所述ＥＳＤ保护模块具有一个底层，该底层的图案化工艺被认为会引起对沟槽ＭＯＳＦＥＴ的栅氧化的损坏，其特征在于，该方法包括：ａ）提供具有制造于其上的若干沟槽ＭＯＳＦＥＴ的晶片；　ｂ）在晶片的顶部增设绝缘层，该绝缘层能防止底层图案化工艺损坏沟槽ＭＯＳＦＥＴ的栅氧化；　ｃ）在该绝缘层上增设并图案化ＥＳＤ保护模块。

【技术特征摘要】
US 2007-11-29 11/947,7501. 一种在沟槽MOSFET器件的顶部增设静电放电ESD保护模块时在晶片处理工艺期间防止沟槽MOSFET的栅氧化损坏的方法，所述ESD保护模块具有一个底层，该底层的图案化工艺被认为会引起对沟槽MOSFET的栅氧化的损坏，其特征在于，该方法包括a)提供具有制造于其上的若干沟槽MOSFET的晶片；b)在晶片的顶部增设绝缘层，该绝缘层能防止底层图案化工艺损坏沟槽MOSFET的栅氧化；c)在该绝缘层上增设并图案化ESD保护模块。2. 如权利要求1所述的防止栅氧化损坏的方法，其特征在于，该方法进一步 包括d) 移除所述绝缘层的不位于ESD保护模块下方的部分。3. 如权利要求1所述的防止栅氧化损坏的方法，其特征在于，在步骤b)和 c)之间，该方法进一步包括bl)移除所述绝缘层的位于沟槽MOSFET上主体部分的顶部并且其 材料损坏不会影响沟槽MOSFET的功能的部分。4. 如权利要求2所述的防止栅氧化损坏的方法，其特征在于，其中底层的图 案化工艺使用第一刻蚀剂，并且相应地，增设绝缘层的步骤进一步包括选 择使用第一刻蚀剂时与所述底层相比较呈现实质上更低的刻蚀速率的绝 缘层。5. 如权利要求4所述的防止栅氧化损坏的方法，其特征在于，其中绝缘层的 移除工艺使用第二刻蚀剂，并且相应地，增设绝缘层的步骤进一步包括选 择使用第二刻蚀剂时与栅氧化相比较呈现实质上更高的刻蚀速率的绝缘 层。6. 如权利要求2所述的防止栅氧化损坏的方法，其特征在于，其中所述栅氧 化损坏会引起通过沟槽MOSFET的过大的漏电流，并且相应地，增设绝 缘层的步骤进一步包括选择能防止底层图案化工艺造成对栅氧化的损坏 的绝缘层。7. 如权利要求6所述的防止栅氧化损坏的方法，其特征在于，其中晶片由硅 制成。8. 如权利要求7所述的防止栅氧化损坏的方法，其特征在于，其中沟槽 MOSFET是N-沟道MOSFET或P-沟道MOSFET。9. 如权利要求8所述的防止栅氧化损坏的方法，其特征在于，其中沟槽 MOSFET的上主体由栅氧化顶部的衬垫氧化的双层构成。10. 如权利要求9所述的防止栅氧化损坏的方法，其特征在于，其中所述栅氧 化在晶片处理工艺中在晶片的顶部热生长。11. 如权利要求10所述的防止栅氧化损坏的方法，其特征在于，其中所述衬 垫氧化在栅氧化的顶部热生长。12. 如权利要求9所述的防止栅氧化损坏的方法，其特征在于，其中所述底层 由用低温淀积工艺淀积的低温氧化LTO构成。13. 如权利要求12所述的防止栅氧化损...

【专利技术属性】
技术研发人员：潘梦瑜，何增谊，陈开宇，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：BM[百慕大]