硅钢片组合体制造技术

一种硅钢片组合体，主要通过组合式硅钢片的截面积的增加、产品体积的降低、以及线圈缠绕圈数的降低而达到组装工时低、成本低的效果，通过硅钢片堆叠成型的第一芯片群由一绕线部、及连接绕线部的磁通部所组成，并使该磁通部的磁路面积（磁力线通道宽度）小于绕线部的磁路面积，且在第一芯片群的磁通部相接用以补充该磁通部的磁路面积以增加磁通量饱和度的第二芯片群，使第一、二芯片群组接至相匹配的线圈座，使线圈座的整体高度更加轻薄，但仍然可维持或增加输出功率。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种硅钢片组合体及其线圈座，特别涉及一种应用在抗流线圈、变压器、整流器、或其它需线圈缠绕硅钢片群的等效电子产品上的硅钢片组合体。
技术介绍
已知目前各种抗流线圈均运用在各种不同功能型态的电器产品中，所以抗流线圈对各电器产品的电源部分来说非常重要。该抗流线圈可以提高能源的使用率，并降低电力系统无谓的电源损耗，除了可以增加电器产品寿命的需求之外，还具有环境保护的效果。因此抗流线圈成为电器产品中不可或缺且可简易使用的零组件之一。为让线圈座可以安装于电器用品的机壳，与机壳形成一绝缘状态，防止高压漏电现象，以及符合高压漏电测试的线圈座构造，本申请人曾提出第202439号的中国台湾技术专利，其中提出了一种改进的抗流线圈的组接构造，具有一线圈座，该线圈座由两半部构成，在两半部内具有一置放区，其外具有一缠绕区，而前述的缠绕区的两侧厚实部上各延伸有一相对称的组接部，该技术方案虽有效解决了组装的问题，但仍存在以下缺陷一、以本技术图4的电源供应器4为例，除了抗流线圈之外，底部还必须相接电路板及其它零组件，由于各零组件在动作时均会产生高热，因此，电源供应器4的端部均会装设散热风扇，但在高功率电源供应器4上，由于零组件产生的高热需快速降温而不致影响其效能，因此，多在其上增设有散热片，这样，经常与抗流线圈造成干涉现象而无法组装，或造成抗流线圈与散热片的间隙过小而阻碍空气流道，影响应有的散热效能，为此，在无法变更电源供应器4的高度的情况下，如何提供薄型的抗流线圈便成为需要解决的问题。二、若要使线圈座薄型化，以现有制作方式，就必须降低硅钢片的数量，但将会使其截面积缩小而影响其功率的输出，为此，如果要维持高功率，就需增加线圈的缠绕数，但线圈制作成本高于硅钢片，且必须增加绕线工时，此外，增加线圈缠绕数时，必须相对增加硅钢片的相接气隙(gap)，这样，将容易超过功率轻载规范而须加装补偿电容或其它等效补偿电路，但补偿电容制作不易，相对成本及工时将增加，不符合经济效益。
技术实现思路
本技术的主要目的在于解决上述缺陷，为避免该缺陷的存在，本技术提供了一种薄型化线圈座的实现方式，主要是在高功率下，以增加硅钢片群的截面积，而降低产品体积及线圈缠绕圈数为设计重点，通过硅钢片堆叠成型的第一芯片群由一绕线部及连接绕线部的磁通部所组成，并使该磁通部的磁路面积(磁力线通道宽度)小于绕线部的磁路面积，且在第一芯片群的磁通部相接以补充该磁通部的磁路面积以增加磁通量饱和度的第二芯片群，使第一、二芯片群组接至相匹配的线圈座，使线圈座整体高度薄型化的同时，仍维持或增加输出功率。附图说明图1是本技术的结构分解示意图。图2-1是本技术第一实施例的组合示意图。图2-2是图2-1在A-A位置的剖视图。图3-1是本技术第二实施例的组合示意图。图3-2是图3-1在B-B位置的剖视图。图4是本技术装设在电子产品的示意图。图5是本技术第三实施例的组合示意图。图6是本技术第四实施例的组合示意图。具体实施方式有关本技术的详细说明及
技术实现思路
，现结合附图说明如下请参阅图1，是本技术的结构分解示意图，如图所示本技术的硅钢片组合体包括由多层硅钢片接合形成的第一芯片群1a、及相接第一芯片群1a的第二芯片群2a，其中前述第一芯片群1a由一绕线部11a及连接绕线部11a的磁通部10所组成，并使该磁通部10a的磁路面积(磁力线通道宽度W1)小于绕线部11a的磁路面积(磁力线通道宽度W2)，该磁路面积是磁力线通道，令该磁通部10a的磁力线通道宽度W1小于绕线部11a的磁力线通道宽度W2；第二芯片群2a与第一芯片群1a的磁通部10a以层叠方式相接，该第二芯片群2a用以补充该磁通部10a的磁路面积以增加整体磁路的饱和磁通量，图2-1中的第一实施例相对组接的第一芯片群1a分别为U型及I型组合，图3-1中的第二实施例相对组接的第一芯片群1a则均为U型组合，第二芯片群2a则均为I型。用于前述硅钢片组合体的线圈座3对应第一芯片群1a的绕线部11a而为多个中空半体30组成，且每一半体30包括一中段部31、以及分别设置于中段部31的两端，并与中段部31连通的两箱部32，前述中段部31内具有第一芯片群1a容置的第一容置区310，其外则为线圈缠绕区311，该各箱部32则具有两侧开口320，其一侧开口320提供第一、二芯片群1a、2a置入，另一侧开口320则相对于另一中空半体30的开口320，且在箱部32内具有供第一、二芯片群1a、2a容置的第二容置区322，并在该箱部32的底部设有一组接部33，该组接部33用以组装线圈座3定位于图4所示电子产品的机壳40，且该箱部32大于中段部31而延伸出一止挡部34，另在箱部32的侧部设有线圈5缠绕最终出线的出线架35(如图4所示)。请同时参阅图1、2-2、3-2、4所示，由图式中可明显看出，本技术将第一芯片群1a的绕线部11a扩大而增加其截面积，如此将可在同功率下降低产品体积、及线圈5的缠绕圈数，或者在相同的线圈5的缠绕数下，将硅钢片堆叠数降低，即可达到线圈座3薄型化的目的，需注意的是，由于绕线部11a的磁路面积(磁力线通道宽度W2)大于磁通部10a的磁路面积(磁力线通道宽度W1)，将减少磁通量的饱和度，为此，本技术采用第二芯片群2a相接磁通部10a而达到补充磁路面积的效果，至于第二芯片群2a虽会增加高度，但所增加的高度将与线圈3原本缠绕的高度相近，因此，对整体高度并不产生影响。请参阅图5、6所示，分别为本技术应用于该硅钢片组合体以EE或EI型为第一芯片群1b的实施例，同上，第二芯片群2b相接于第一芯片群1b的磁通部10b而达到补充磁路面积的效果，此实施例因应用的第一芯片群1b的形态不同，因此，该硅钢片组合体组装的线圈座6则需包括一线圈体60及分别设置于该线圈体60两侧的两包覆体61，组装方式是先将线圈5缠绕于第一芯片群1b的线圈缠绕区(图中未示)，再通过线圈体60内具有第一容置区601，以装设该第一芯片群1b的绕线部11b，此时，利用该两包覆体61具有该第一芯片群1b的磁通部10b、及第二芯片群2b容置的第二容置区611，将第一芯片群1b的磁通部10b及第二芯片群2b包覆后，通过两包覆体61对应设有组接凸部614及凹部615而组装定位，最终将线圈5的出线头(图中未示)制作于两包覆体61上的出线架613，再以该两包覆体61底部设有一组接部612，即可将线圈座6固接至电子产品上。综上所述，本技术虽会增加硅钢片的总制作面积，但相对可降低线圈5的缠绕数、补偿电容等设计，就制作工时以及成本而言，均非常符合经济效益而利用宽度换取线圈座3的高度更可有效达成薄型化的目的。以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本技术的权利要求范围之内。本文档来自技高网...

【技术保护点】
一种硅钢片组合体，其特征在于所述硅钢片组合体包括：第一芯片群（１ａ、１ｂ），由绕线部（１１ａ、１１ｂ）及连接所述绕线部（１１ａ、１１ｂ）的磁通部（１０ａ、１０ｂ）所构成，并使所述绕线部（１１ａ、１１ｂ）的磁路面积小于所述磁通部（１０ ａ、１０ｂ）的磁路面积；第二芯片群（２ａ、２ｂ），与所述第一芯片群（１ａ、１ｂ）的所述磁通部（１０ａ、１０ｂ）相接，所述第二芯片群（２ａ、２ｂ）用以补充所述磁通部（１０ａ、１０ｂ）的磁路面积以增加磁通量饱和度。

【技术特征摘要】
1.一种硅钢片组合体，其特征在于所述硅钢片组合体包括第一芯片群(1a、1b)，由绕线部(11a、11b)及连接所述绕线部(11a、11b)的磁通部(10a、10b)所构成，并使所述绕线部(11a、11b)的磁路面积小于所述磁通部(10a、10b)的磁路面积；第二芯片群(2a、2b)，与所述第一芯片群(1a、1b)的所述磁通部(10a、10b)相接，所述第二芯片群(2a、2b)用以补充所述磁通部(10a、10b)的磁路面积以增加磁通量饱和度。2.根据权利要求1所述的硅钢片组合体，其特征在于，所述第一、二芯片群(1a、1b、2a、2b)由多层硅钢片接合形成。3.根据权利要求1所述的硅钢片组合体，其特征在于，所述磁路面积是磁力线通道，令所述磁通部(10a)的磁力线通道宽度(W1)小于所述绕线部(11a)的磁力线通道宽度(W2)。4.根据权利要求1所述的硅钢片组合体，其特征在于，所述第二芯片群(2a、2b)以层叠方式与所述第一芯片群(1a、1b)相接。5.根据权利要求1所述的硅钢片组合体，其特征在于所述硅钢片组合体以UI或UU型为所述第一芯片群(1a)，并组装于一线圈座(3)，所述线圈座(3)对应所述第一芯片群(1a)的所述磁通部(10a)由多个中空半体(30)组成，且每一所述半体(30)包括一中段部(31)，其内具有容置所述第一芯片群(1a)的所述绕线部(11a)的第一容置区(310)，其外则为线圈缠...

【专利技术属性】
技术研发人员：周宗汉，
申请(专利权)人：司峰电子股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]