本发明专利技术提供一种消除竞争冒险现象的异步复位D触发器，第一反相器输入端连接输入信号；第一反相器输出端与第一传输门电路输入端连接；第一传输门电路输出端与主锁存器输入端连接；主锁存器输出端与第二传输门的输入端连接；第二传输门输出端与从锁存器输入端连接；从锁存器输出端与第二反相器输入端连接；第二反相器输出端输出异步复位D触发器的输出信号；第三反相器的输入端连接从锁存器的复位信号；第三反相器的输出端连接主锁存器的复位信号取反后的信号。本发明专利技术在有效消除异步复位D触发器中输入信号和复位信号的竞争问题的同时不增加冗余缓冲电路，不需要增加电容，消除尖峰脉冲现象保证了电路稳定，保证时序正常且稳定。稳定。稳定。
【技术实现步骤摘要】
一种消除竞争冒险现象的异步复位D触发器
[0001]本专利技术涉及半导体
，特别是涉及一种消除竞争冒险现象的异步复位D触发器。
技术介绍
[0002]如图1所示，图1显示为现有技术中的异步复位D触发器电路示意图，主要包括第一级反相器，第一传输门电路TG1，主锁存器L1，第二传输门TG2，从锁存器L2，第三反相器。其中RD信号分别在主锁存器L1的反馈回路的从锁存器L2的主路中，起到异步复位的作用。当RD信号为高电平时，重置功能不起作用，第一反相器将D信号取反后成为D非信号接入TG1输入端，TG1输出端与L1输入端相连，所述TG11开启后将D非信号传入L1，L1输出端与TG2的输入端相连，当TG2开启，TG1关闭时将D信号传入第二反相器取反后进入L2并输出D非信号，通过第三反相器取反后成为D信号输出。当RD信号为低电平时，由TG1输入的信号在TG2开启之后经过第二反相器与RD信号进行与非运算，结果经由第二反相器和TG2传入L2和第三反相器，输出始终为低电平；在TG2关闭之后，RD信号的L2的回路中起到复位作用。但是由于L1中的RD信号在反馈回路中，所以前一级控制D信号的第一反相器和TG1的输出会与L1反馈回路产生竞争
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冒险现象，当两个输入信号同时向相反的逻辑电平跳变时，使得电路出现尖峰脉冲，甚至出现逻辑混乱，从而影响电路功能，并且随着工艺的发展，MOS管的速度上升，这个影响愈专利技术显。
技术实现思路
[0003]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种消除竞争冒险现象的异步复位D触发器，用于解决现有技术中异步复位D触发器中输入信号和复位信号的竞争问题。
[0004]为实现上述目的及其他相关目的，本专利技术提供一种消除竞争冒险现象的异步复位D触发器，至少包括：
[0005]第一反相器；第一传输门电路；主锁存器；第二传输门；从锁存器；第二反相器；第三反相器；
[0006]所述第一反相器的输入端连接所述异步复位D触发器的输入信号；所述第一反相器的输出端与所述第一传输门电路的输入端连接；所述第一传输门电路的输出端与所述主锁存器的输入端连接；所述主锁存器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述从锁存器的输入端连接；所述从锁存器的输出端与所述第二反相器的输入端连接；所述第二反相器的输出端输出所述异步复位D触发器的输出信号；所述第三反相器的输入端连接所述从锁存器的复位信号；所述第三反相器的输出端连接所述主锁存器的复位信号取反后的信号。
[0007]优选地，所述第一反相器的输入信号逻辑值为1时，其输出逻辑值为0；其输入信号逻辑值为0时，其输出信号逻辑值为1。
[0008]优选地，当时钟信号逻辑值为1时，所述第一传输门电路关闭信号传输；当时钟信号逻辑值为0时，所述第一传输门电路开启信号传输。
[0009]优选地，所述主锁存器的输入端不再输入信号后仍可以保持信号，复位信号取反后的信号RDb的逻辑值为1时，其输出信号逻辑值为1；复位信号取反后的信号RDb的逻辑值为0时，其输出信号与输入信号的逻辑值相反。
[0010]优选地，当时钟信号逻辑值为0时，所述第二传输门电路关闭信号传输；当时钟信号逻辑值为1时，所述第二传输门电路开启信号传输。
[0011]优选地，所述从锁存器的输入端不再输入信号后仍可以保持信号；复位信号RD的逻辑值为0时，其输出信号逻辑值为1；复位信号RD的逻辑值为1时，其输出信号与输入信号的逻辑值相反。
[0012]优选地，所述第二反相器的输入信号逻辑值为1时，其输出逻辑值为0；其输入信号逻辑值为0时，其输出信号逻辑值为1。
[0013]优选地，所述复位信号与所述复位信号取反后的信号的逻辑值相反。
[0014]优选地，所述第一反相器由第一PMOS晶体管和第一NMOS晶体管组成，该两个晶体管的栅极相连接组成所述第一反相器的输入端；所述第一PMOS晶体管和所述第一NMOS晶体管的漏极相连接组成所述第一反相器的输出端；所述第一PMOS晶体管的源极连接电源，所述第一NMOS晶体管的源极连接地。
[0015]优选地，所述第一传输门电路由第二PMOS晶体管和第二NMOS晶体管组成，其两个晶体管的源极相连接组成所述第一传输门电路的输入端；该两个晶体管的漏极相连接组成所述第一传输门电路的输出端；所述第二PMOS晶体管栅极连接时钟信号；所述第二NMOS晶体管栅极连接所述时钟信号的非。
[0016]优选地，所述主锁存器包括或非门、第四反相器、第三传输门；所述复位信号取反后的信号逻辑值为1时，其输出信号逻辑值为1；所述复位信号取反后的信号的逻辑值为0时，其输出信号与输入信号的逻辑值相反。
[0017]优选地，所述从锁存器包括与非门、第五反相器、第四传输门；所述复位信号的逻辑值为0时，其输出信号逻辑值为1；所述复位信号的逻辑值为1时，其输出信号与输入信号的逻辑值相反。
[0018]优选地，所述或非门由两个PMOS和两个NMOS管组成，其中诉所述两个PMOS管串联，所述两个NMOS管并联；所述第一传输门的输出端分别与其中一个NMOS和一个PMOS的栅极相接；两个并联的NMOS的漏极相接后作为所述第四反相器的输入端，所述第四反相器的输出端作为所述第三传输门的输入端，所述第三传输门的输出端作为所述主锁存器的输入端。
[0019]优选地，所述第四反相器由一对PMOS晶体管和NMOS晶体管组成，其中PMOS晶体管和NMOS晶体管的源极相连；漏极分别连接所述第三传输门的一对PMOS晶体管和NMOS晶体管的源极，所述第三传输门的两个晶体管的漏极相连作为所述或非门的其中一个输入。
[0020]优选地，所述与非门由两个PMOS和两个NMOS管组成，其中两个PMOS管并联，两个NMOS管串联；所述第一传输门的输出端分别与其中一个NMOS和一个PMOS的栅极相接，其中两个并联的PMOS的漏极相接后作为所述第五反相器的输入端，所述第五反相器的输出端作为所述第四传输门的输入端，所述第四传输门的输出端作为所述从锁存器的输入端。
[0021]如上所述，本专利技术的消除竞争冒险现象的异步复位D触发器，具有以下有益效果：
本专利技术可以在有效消除异步复位D触发器中输入信号和复位信号的竞争问题的同时不增加冗余缓冲电路，不需要增加电容，消除尖峰脉冲现象保证了电路稳定，保证时序正常且稳定。
附图说明
[0022]图1显示为现有技术中的异步复位D触发器电路示意图；
[0023]图2显示为本专利技术的异步复位D触发器电路示意图；
[0024]图3显示为传统带复位功能的D触发器的仿真结果；
[0025]图4显示为本专利技术的消除竞争冒险现象的具有复位功能的D触发器的仿真结果。
具体实施方式
[0026]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种消除竞争冒险现象的异步复位D触发器，其特征在于，至少包括：第一反相器；第一传输门电路；主锁存器；第二传输门；从锁存器；第二反相器；第三反相器；所述第一反相器的输入端连接所述异步复位D触发器的输入信号；所述第一反相器的输出端与所述第一传输门电路的输入端连接；所述第一传输门电路的输出端与所述主锁存器的输入端连接；所述主锁存器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述从锁存器的输入端连接；所述从锁存器的输出端与所述第二反相器的输入端连接；所述第二反相器的输出端输出所述异步复位D触发器的输出信号；所述第三反相器的输入端连接所述从锁存器的复位信号；所述第三反相器的输出端连接所述主锁存器的复位信号取反后的信号。2.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：所述第一反相器的输入信号逻辑值为1时，其输出逻辑值为0；其输入信号逻辑值为0时，其输出信号逻辑值为1。3.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：当时钟信号逻辑值为1时，所述第一传输门电路关闭信号传输；当时钟信号逻辑值为0时，所述第一传输门电路开启信号传输。4.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：所述主锁存器的输入端不再输入信号后仍可以保持信号，复位信号取反后的信号RDb的逻辑值为1时，其输出信号逻辑值为1；复位信号取反后的信号RDb的逻辑值为0时，其输出信号与输入信号的逻辑值相反。5.根据权利要求3所述的消除竞争冒险现象的异步复位D触发器，其特征在于：当时钟信号逻辑值为0时，所述第二传输门电路关闭信号传输；当时钟信号逻辑值为1时，所述第二传输门电路开启信号传输。6.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：所述从锁存器的输入端不再输入信号后仍可以保持信号；复位信号RD的逻辑值为0时，其输出信号逻辑值为1；复位信号RD的逻辑值为1时，其输出信号与输入信号的逻辑值相反。7.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：所述第二反相器的输入信号逻辑值为1时，其输出逻辑值为0；其输入信号逻辑值为0时，其输出信号逻辑值为1。8.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：所述复位信号与所述复位信号取反后的信号的逻辑值相反。9.根据权利要求1所述的消除竞争冒险现象的异步复位D触发器，其特征在于：所述第一反相器由第一PMOS晶体管和第一NMOS晶体管组成，该两个晶体管的栅极相连接组成所述第...
【专利技术属性】
技术研发人员：师路欢，高唯欢，胡晓明，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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