三维器件布置制造技术

一种构成具有在第１器件上构成第２器件的三维器件结构的方法。在第１器件上形成具有单晶顶表面的中间层，用于构成第２器件的有源区的基体。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种器件，特别涉及具有在非单晶材料上形成的外延层的器件及其制造方法。在器件制造中，在衬底上的形成绝缘层，半导体层和导体层，并刻图形成诸如晶体管、电容器和电阻器等器件。然后，这些器件互连，以达到所要求的电功能。用诸如氧化，掺杂，淀积，硅外延生长，光刻和腐蚀等常规制造方法能实现各器件层的形成和刻图。这些技术已公开在S.M.Sze著《VLSI技术》第二版(纽约，麦克格劳-希尔公司(New York.McGraw-Hill)1988年出版)中，这里引作参考。器件制造者不断受到提高单个芯片的器件密度并减小芯片尺寸的压力，因此器件的设置或布置变得越来越重要。不改变设计原则而减小芯片尺寸的有效技术是用三维设计布置代替常规的二维形式制造器件。三维布置中，一些器件制造在另一些器件上。结果，实现了器件的垂直和水平集成，比仅仅进行器件水平集成的二维布置能更有效地利用芯片的面积。为了确定器件的布置，有些因素必须考虑。这些因素包括要在其上制造器件的材料的类型和质量。例如，某些器件，如动态随机存取存储器(DRAM)单元中的存取晶体管由于其性能需要而制造在有低缺陷密度的单晶材料上。伴随具有低缺陷密度单晶材料的高载流子迁移率和低漏电流能满足这些器件的性能要求。但是，要在高质量单晶材料上制造某些器件则会限制三维设计布置的效率。某些器件，如沟槽式电容器是用多晶体材料制造的。令人遗憾的是，多晶材料不能胜任高工作性能要求的器件的基体。在常规设计布置中，这些器件设置在邻近沟槽式电容器的有单晶材料存在的区域内，这就限制了三维设计布置减小尺寸的作用。从上述说明得知，很明显为了改善器件的三维集成度，需要提高高质量硅的可利用面积。公开了一种便于三维器件布置的方法。该三维器件布置包括由在第1器件上形成第2器件组成的器件结构。例如，第1器件是沟槽式电容器，第2器件是例如具有有源区的晶体管。第1器件形成在具有单晶结构且其上已形成有衬垫层的衬底中。第一器件顶部，包含有非单晶结构，其上形成衬垫层。包括非单晶材料的第1器件的顶部凹进衬底表面下。结果，在衬底中形成凹陷。在凹陷中用外延生长技术形成中间层。一个实施例中，对衬底材料和第1器件的顶部选择外延生长。选择外延生长重点是凹陷中的中间层生长。典型的中间层形成为稍高于衬垫层平面。外延生长使中间层具有单晶顶表面。衬底平面化生成了有均匀平面布局的表面。之后，在第1器件上的中间层的单晶表面上形成第2器件。附图说明图1是常规沟槽式电容器的示意图；图2A-2E表示在沟槽上外延硅层形成的不同阶段；图2F是3层外延硅形成的不同阶段的顶视图；图3是三维结构的一个典型的实例；图4-10表示三维DRAM阵列的各形成阶段；图11表示图2A-2E的外延硅层中包括的Δ层；图12是盖在沟槽中填入的多晶硅上的外延硅层的TEM(透射电子显微照片)；图13是描绘图3的三维结构的模型图；图14是表示有和没有Δ层结构的三维模式的总漏电流。本专利技术涉及器件制造中的三维设计布置。为便于说明，本文以沟槽电容器上形成的晶体管为例说明本专利技术。但是，本专利技术是极宽的并扩展到通常有三维布置的器件的制造，例如，在其上制造有第2器件的第1器件。参见图1，所示沟槽式电容器是用常规技术制造的，如Nesbit等人在1993年国际电子器件会议技术文摘中“一种0.6μm2256Mb具有自对准掩埋条带的沟槽DRAM单元(BEST)”(“A0.6μm2256Mb Trench DRAM CellWith Self-Aligned Buried Strap(BEST)”，IEDM Technical Digest(1993))中所披露的，在此引作参考。在半导体衬底110中形成电容器，典型的衬底用单晶材料制成。这里所用的“单晶材料”是指其中的相应原子平面是基本平行的晶体材料。本行业技术人员公知的各种材料也能构成衬底，如包括硅、锗、砷化镓、和III-V族元素的材料。也可用有多层材料的衬底。这些衬底，例如，包括在一类单晶材料的顶上形成的另一类单晶材料(例如蓝宝石上的硅(SOS))，或在一层非晶材料上再结晶的非晶体或多晶材料(例如绝缘体上的硅(SOI))。一个实施例中，衬底是用切克劳斯基(Czochralski)晶体生长法制备的单晶硅片。对晶片的主表面无苛求，诸如<100>、<110>或<111>的任何适当的取向均可以用。典型的晶片取向是<100>，因为这种晶片有低的表面态和高的载流子迁移率，所以能通用。为获得要求的电特性，一般用诸如硼(B)、磷(P)、砷(As)、或锑(Sb)的杂质原子对衬底进行轻或重掺杂。典型实施例中，在用浓度为7×1015-2×1016的硼掺杂的P型<100>衬底中形成沟槽式电容器。衬底的顶表面上形成氮化物衬垫层115。氮化物衬垫构成深存贮沟槽和浅隔离沟槽使用的腐蚀掩模。在氮化物层形成之前，一般在硅衬底上形成厚度为80埃()的氧化物层(未画出)。氧化物层使氮化物层能粘接到衬底上，并减小层间界面的应力。电容器101包括用多晶硅填充的沟槽区120。在浓度5×1019用诸如砷的N型杂质掺杂多晶硅。如上所述，尽管沟槽已掺杂砷(As)，但本行业的技术人员应该了解，在某些应用中，多晶硅也可用P型杂质掺杂。例如，P型多晶硅有助于实现功函数中1伏电压的转换。N型掩埋区180包围沟槽的下部。掩埋区与P型衬底形成P-N结，因此，构成存贮电容器的一极板，它与衬底隔离。为形成掩埋区，下沟槽区衬有诸如掺砷玻璃(ASG)的N型掺杂材料。衬底经例如1050℃的高温处理30分钟后，砷掺杂原子扩散进P型衬底中，完成了掩埋区的形成，掩埋区构成电容器的另一极板，称作掩埋极板。结介质层190将电容器的两极分开。如图所示，结介质层包括氮化硅层(Si3N4)和二氧化硅层(SiO2)。用典型的化学气相淀积(CVD)和再氧化法淀积Si3N4形成结介质层。例如，用垫圈腐蚀技术，沿结介质层上的沟槽侧壁形成氧化物环状体170。环状体的厚度应足以使存贮电容器与阵列器件隔离。环形体的典型厚度约为25-50nm。掩埋环形体和多晶硅，衬底中确定凹陷区175，其中硅沟槽侧壁122露出。就深度为8μm的沟槽而言，环状体和多晶硅埋在硅表面下约150nm。为便于说明，以上极简单地描述了常规沟式电容器及其制造的工艺步骤。当然，实际的沟槽电容器的制造中包括更多的步骤，例如，从环形体下除去结介质，淀积ASG和除去ASG等步骤。这些工艺步骤是公知的，并已由Nesbit等人在1993年国际电子器件会议技术文摘中 “一种0.6μm2256Mb具有自对准掩埋条带的沟槽DRAM单元(BEST)”(“A0.6μm2256MBTrench DRAM Cell With Self-Aligned Buried Strap(BEST)”，IEDM TechnicalDigest(1993))中公开的，这里引作参考。而且，上述的尺寸大小只是一种实例，它们可根据应用情况而变化。制成沟槽之后，在凹陷区175中形成单晶材料。用单晶材料填充沟槽，能在沟槽顶上制成诸如存取晶体管的高性能器件。按本专利技术，用常本文档来自技高网...

【技术保护点】
一种便于三维器件布置的方法，所述三维器件布置具有包括具有非单晶顶表面的第１器件和有有源区的第２器件的器件结构，该方法包括以下步骤：提供一衬底，它具有单晶结构和基本上平面化的衬底表面，其中，衬底表面包括具有基本上平面化衬垫表面的衬垫层； 在所述衬底表面中制造第１器件，使第１器件顶表面低于衬底表面，在衬底表面中构成凹陷；在凹陷中形成中间层使其高于衬垫表面，中间层有单晶顶面；平面化中间层和衬垫表面，使中间层的顶面与衬底表面基本上在同一平面内，和在所述顶面上制造第２ 器件，其中第２器件的有源区在所述顶面中。

【技术特征摘要】
US 1996-6-21 6675411.一种便于三维器件布置的方法，所述三维器件布置具有包括具有非单晶顶表面的第1器件和有有源区的第2器件的器件结构，该方法包括以下步骤提供一衬底，它具有单晶结构和基本上平面化的衬底表面，其中，衬底表面包括具有基本上...

【专利技术属性】
技术研发人员：欧文哈默尔，杰克A曼德尔曼，伯恩哈德波斯切里德，阿尔文P肖特，里德希卡斯里尼瓦桑，莱因哈德J施腾格尔，赫伯特L霍，
申请(专利权)人：西门子公司，国际商业机器公司，
类型：发明
国别省市：DE[德国]