半导体器件及其制造方法技术

在根据本发明专利技术的半导体器体中，通过不同方法在半导体器件的基片上形成两种或多种隔离氧化膜４和１１，从而对应于在同一半导体基片１上形成的器件类型１８、１９和２０。另外，根据本发明专利技术的制造半导体器件方法包含：第一隔离氧化膜形成过程；及第二隔离氧化膜形成过程。其中第一过程中包含有形成第一掩模层１０及将其选择去除并选择氧化基片等步骤。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及CMOS(互补金属氧化物半导体)型的半导体器件，尤其是涉及这样一种CMOS型的半导体器件，其中在同一基片上形成DRAM(动态存机存取存储器)器件及逻辑器件，还涉及其生产方法。最近，在寻求制造更小型化和快速LSI(大规模集成电路)的过程中，在双一固定DRAM逻辑技术中，DRAM器件及逻辑器件被形成在同一基片上。DRAM器件及逻辑器件被形成在同一基片上具有很多好处。这是因为大量的导线可形成在LSI内的DRAM器件与逻辑器件之间。换句话说，数据传输速度可被大大提高，例如可提高图形处理能力。为此，应用领域可扩展到用于图像处理的图形加速器。一般而言，对于DRAM的半导体器件与用于逻辑部分的半导体器件的生产过程有很大的差别。即使当比较器件隔离的方法时，在DRAM器件与逻辑器件间也有不同之处。通常地，如图4和图5中所示，对于选择氧化(下面指LOCOS1和LOCOS2)的方法被用在DRAM器件隔离中。这里，LOCOS为硅的局部氧化缩写。首先，参考图4对LOCOS1进行简单描述。如图4(a)中所示，在P型半导体基片1上按顺序形成薄的氧化膜52和Si3N4膜53。如图4(b)中所示，通过众所公知的光刻技术来选择地去除Si3N4膜53和薄氧化膜52。然后，使用Si3N4膜52作为掩膜，进行选择氧化，用于器件隔离目的的隔离氧化膜54被形成。接着，如图4(c)中所示，器件被隔离并通过去除Si3N4膜53及薄氧化膜52来完成LOCOS1。在DRAM器件的尺寸缩减方面存在一些问题，当通过LOCOS-1形成隔离氧化膜54时，存在这样一些问题，即器件隔离区与器件形成区间的间隔由于众所周知的在氧化膜在横向上突出出来的鸟喙的存在无法被减小。为了克服此问题，并抑制氧化扩展到器件形成区，在实践中使用LOCOS-2，其中的多晶硅膜置于Si3N4下面，在此区域内鸟喙被吸收。下面将参考图5对LOCOS-2进行简要描述。如图5(a)中所示，按顺序在P型半导体基片61上形成薄氧化膜65，多晶硅膜66及Si3N4膜67。如图5(b)中所示，通过传统的光刻技术选择地去除Si3N4膜67，并用Si3N4膜67作为掩膜进行选择氧化，并形成隔离氧化膜68。接着，如图5(c)中所示形成隔离氧化膜，并通过去除Si3N4膜67、多晶硅膜65完成LOCOS-2。同时，在传统上LOCOS-1及LOCOS-2已被用在逻辑器件的器件隔离中。伴随着栅极长度在半微米量级上的变化，已经引入了一种使用LOCOS-3的方法。在该方法中，跟着半导体基片的稍微预挖掘，已被挖的区域被选择氧化。LOCOS-3的目的是抑制作为氧化膜的结果导致的高度差。这是因为，在已形成隔离氧化膜的基片的表面内存在高度差的地方，并且在已覆上的光刻胶作为掩膜的地方，光刻胶膜的厚度不均匀。在这样形成的光刻胶厚不均匀的地方，在随后的光刻过程中形成的DRAM线的厚度及其它器件的厚度也不均匀。这被称为驻波效应。为此，已开始使用了一种可保证隔离氧化膜具有较小高度差的LOCOS-3方法。下面通过图6对LOCOS-3进行简单描述。首先，如图6(a)中所示，在P-型半导体基片71上按顺序形成薄氧化膜79及Si3N4膜80。如图6(b)中所示，Si3N4膜80、薄氧化膜79，半导体基片71的一部分被通过光刻选择去除到所需的深度。通过用Si3N4膜80作为掩膜，然后进行选择氧化，并形成隔离氧化膜81。接着，进行如图6(c)中所示的器件隔离，并通过去除Si3N4膜80和薄氧化膜79完成LOCOS-3。如上所述，在LOCOS-1、LOCOS-2及LOCOS-3中，通过用来自选择氧化的隔离氧化膜来进行器件隔离。然而，通常地，LOCOS方法会伴随在半导体基片的表面上形成大的高度差，这是由于在选择氧化过程中所发生的体积膨胀的结果造成的。LOCOS-3的一个主要特点在于，对硅基片有一个通过光刻蚀的预挖刻，以防止产生这些大的高度差。在上述所述的每一个现有技术的实例中，存在下面的一些缺点。也就是说，LOCOS-1和LOCOS-2适宜于DRAM器件的器件隔离。然后在用LOCOS-1或LOCOS-2形成大约半微米量级高度的逻辑器件的器件隔离的地方，就产生这样一个问题，即很难控制栅极的长度尺寸。这是因为无法控制光刻胶过程中的驻波效应。因此，LOCOS-3适用于逻辑器件的器件隔离，当将LOCOS-3用于DRAM器件的器件隔离时，其问题在于，在对于半导体基片挖刻的结果会在半导体基片内产生缺陷，扩散层泄漏会增加。一般地，为子保存数据，在LSI中对于DRAM的扩散层泄漏设置得比逻辑器件低。为此，对于DRAM的LSI的性能在使用其中半导体基片被挖刻的LOCOS-3的方法中退化了。另外，已用不同的生产技术设计和制造出了用于DRAM的LSI和用于逻辑的LSI。这些生产技术已经成熟，这里，有通过不同生产技术制成的不同的隔离氧化膜。更具体地，鸟喙结构的形状及延展有区别。为此，当通过其中一种方法(LOCOS-1或LOCOS-3)形成隔离氧化膜时，会使器件形成区的面积增大或减小。其特点在于，会产生LSI水平面和/或容量的上升或降低，已经完成的一种用于DRAM或逻辑部分的LSI变得不实用，而无其它限制。在生产具有双固定DRAM/逻辑部分的LSI的情况下，为了更好地使用现有技术的用于DRAM及用于逻辑的各LSI设计，必须使用现有技术的用于DRAM及用于逻辑器件的设计规则。在日本专利申请公开No.H3-262154中揭示了与本专利技术类似的技术。在该LSI中在同一基片上形成不同种类的隔离氧化膜。更具体地，其涉及一种用于制造Bi-CMOS型LSI的方法。在该公知的实例中，在双极晶体管及CMOS晶体管上形成不同厚度的隔离氧化膜。这里，用于形成隔离氧化膜的方法是一样的。本专利技术的目的是为了解决由于在每个不同的生产过程在同一基片上形成DRAM及逻辑器件时所产生的问题。本专利技术的另一个目的是解决当无其它限制地使用用于逻辑及DRAM的LSI的有价值的设计时所产生的问题。本专利技术的另一个目的在于消除当在同一基片上形成不同种类的器件时彼此间所产生的影响，并提供一种CMOS型半导体器件，其中在同一基片上形成DRAM器件及逻辑器件，并提供其制造方法。为了实现上述目的，根据本专利技术的半导体器件是在对应于形成在同一半导体基片上的器件类型的同一基片上用不同方法在器件中形成两种或更多种的隔离氧化膜。另外，根据本专利技术的用于生产半导体器件的方法包含第一隔离氧化膜形成过程及第二隔离氧化膜形成过程。更具体地，在上述的第一隔离氧化膜形成过程中，接着在半导体基片上第一掩膜层的形成，逻辑器件的器件隔离区的上述第一掩膜层被选择地去除，且在该区域的半导体基片被选择氧化。因此，在第二隔离氧化膜形成过程中，在去除上述所余第一掩膜后，形成第二掩膜层，DRAM器件的器件隔离区的上述第二掩膜层然后被去除，并且如上所述，在该区域的半导体基片被选择氧化。本专利技术可保证在基片上形成的器件类型所需的最优隔离氧化膜。换句话说，在逻辑器件形成区内的驻波效应很低，并可形成具有低水平面差的隔离氧化膜。为此，所形成的器件的栅极长度可以被稳定。另外，在DRAM器件的形成区内，通过用低扩散层泄漏的选择氧化来形成隔离氧化膜，并可防止DRAM品本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包含：形成在同一半导体基片上的两种或更多种的半导体器件；及对应每一半导体器件通过不同方法形成的两种或多种隔离氧化膜。

【技术特征摘要】
JP 1997-6-20 164492/971.一种半导体器件，其特征在于包含形成在同一半导体基片上的两种或更多种的半导体器件；及对应每一半导体器件通过不同方法形成的两种或多种隔离氧化膜。2.根据权利要求1所述的半导体器件，其特征在于所述半导体器件为DRAM器件及逻辑器件。3.根据权利要求1所述的半导体器件，其特征在于在作为缓冲区的所述隔离氧化膜间形成预定的扩散层。4.一种制造半导体器件的方法，包含第一隔离氧化膜形成过程；及第二隔离氧化膜形成过程；其特征在于所述第一隔离氧化膜形成过程包含如下步骤在所述基片上形成第一掩膜层；选择地去除所述第一掩膜层，并部分地去除基片的表面中所述第一掩膜层已被去除的区域；及通过选择氧化第一掩膜层已被去除的区域形成第一隔离氧化膜；及所述第二隔离氧化膜形成过程包含如下步骤去除所述第一掩膜层；在所述基片上形成第二掩膜层；选择地去除所述第二掩膜层；及通过选择地氧化其中第二掩膜层已被去除的区域形成第二隔离氧化膜。5.根据权利要求4所述的半导体器件的生产方法，其特征在于在由所述第一隔离氧化膜已经分开的区域内形成逻辑器件，在由所述第二氧化膜已经分开的区域内形成DRAM器件。6.根据权利要求4所述的半导体器件的生产方法，其特征在于第一掩膜层和第二掩膜层的形成还包含在基片的表面上形成氧化膜的步骤；并在所述的氧化膜上形成氮膜。7.根据权利要求4所述的半导体器件的生产方法，其特征在于第一掩膜层和第二掩膜层的形成还包含如下步骤在基片的表面上形成氧化膜；在所述氧化膜上形成多晶硅膜及在所述多晶硅膜表面上形成氮膜。8.根据权利要求6所述的半...

【专利技术属性】
技术研发人员：白川，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]