数据存储和处理装置及其制造方法制造方法及图纸

一种数据存储和处理装置，包括衬底上的ＲＯＭ和／或ＷＯＲＭ和／或ＲＥＷＲＩＴＡＢＬＥ存储模块和／或处理模块。存储和／或处理模块作为单个主层或多个主层提供在衬底上面。该装置包括使该装置工作的晶体管和／或二极管形式的有源元件。在一组实施例中，至少某些或多数使该装置工作的晶体管和／或二极管提供在衬底上或内。在另一组实施例中，衬底上面的至少某些和多数层包括低温兼容有机材料和／或低温兼容加工过的无机膜，甚至不需要设置在衬底上或内的晶体管和／或二极管。制造这种数据存储和处理装置的方法中，存储和／或处理模块通过以连续步骤淀积各层提供在衬底上。在避免使已淀积和加工过的底层处于超过给定稳定极限特别是有机材料的极限的静态或动态温度的热条件下，淀积和加工所说各层。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】数据存储和处理装置及其制造方法本专利技术涉及根据权利要求1或9所述的数据存储和处理装置，及根据权利要求25所述的制造所述数据存储和处理装置的方法。本专利技术特别涉及一种数据存储和处理装置，例如3D可缩放(scalable)单层和多层存储器和数据处理模块及装置，更具体说，它们以在无源矩阵设计中被寻址的ROM和/或WORM和/或REWRITABLR块为基础。本申请要求题为“Scalable integrated data-processing device(可缩放的集成数据处理器件)”的挪威专利申请NO982518的优先权，该申请已转让给本专利技术的申请人，这里附带引入作参考。这种可缩放的集成数据处理器件特别是微型计算机包括带有一个以上处理器的处理单元和带有一个以上存储器的存储单元。数据处理器件设置在载体衬底上，包括相互邻近、彼此基本平行叠置的层。处理单元和存储单元每个都按一层以上的这样层和/或根据所选组合中处理器和存储器的选择数形成的各层提供。每层中都提供有构成该层的内部电连接的横向导电结构，除此之外，每层还包括提供与其它层及数据处理器件的外部间的电连接的导电结构。一层中这些另外的电结构设置在至少该层的作为电边缘连接和/或较好是作为构成该层的交叉方向的电连接并与其平面垂直以便与其它层的导电结构接触的纵导电结构的一个侧缘上。各层特别是可由多个子层构成，各子层由有机薄膜材料构成。所有层或子层中的一些层也可以用有机或无机薄膜材料构成。图1示出了根据优先权申请的数据处理器件的优选实施例。有利的是这里的处理器和存储器，后者例如属于处理器的RAMs设置在同一层内。带有I/O接口8的处理器接口3设置在衬底S上，在处理器接触口3上是一个带有一个以上处理器的处理层P1。处理器接口3和处理层P1可用作数据处理器件的最下层，与衬底相邻，可按例如硅技术等常规技术实现。处理层P1上，提供第一存储层M1，该层可以构成为具有属于下层处理层P1中的处理器5的一个以上RAMs 6。然而，图1中，特别强调了存储层M1中的隔离RAMs 6。另一方面，示出了存储层M1中的存储器是如何通过总线7与底下的处理层P1直接连接的，通过实现为垂直导电结构，这种层叠结构允许大-->量设置这种总线7，同时除短信号路径外，这种层上层的结构允许在处理层P1和存储器M1间设置大量这种总线连接。应认识到，这种一个表面上的并列设置相反需要更长的连接，因而需要更长的传输时间。另外，所示的数据处理器件还包括组合存储和处理层MP1、MP2、MP3，这些层配有处理器，各处理器通过相同的处理器总线4彼此连接并与处理器接口3连接。所有组合存储和处理层MP都包括一个以上处理器5和一个以上存储器RAMs 6。组合存储和处理层MP上，设置有带有到外部单元的I/O接口9的存储器接口1，存储器接口1上是根据需要的大量存储层M2、M3…，可以构成为数据处理器的海量存储器。这些存储层M2、M3等又通过存储器总线与存储器接口1连接，所说存储器总线通过层M2、M3构成为纵向导电结构2。这种集成数据处理器件具有可缩放结构，原理上说，可以构成为具有几乎无限大处理和存储容量。特另是这种数据处理器件可以实现三维最佳互连集成的各种可缩放平行结构。除包括随机存储取存储器外，这种数据处理器件的存储单元还包括ROM、WORA或REWRITEABLE或它们的组合形式的存储器。本专利技术具体公开了如何利用适用于上述类型的可缩放集成数据处理器件但又不限于此的结构和处理方法，实现三维可缩放单层和多层存储器和数据处理模块的。下面简单介绍一下
技术介绍
。先进的DRAM典型管芯目前可用于570mm2芯片面积上基于0.18微米处理技术的1吉比特(Gbit)模块。尽管加工诀窍可以将之明显减小(40％)，但常规单晶体管DRAM单元大致需要10λ2的面积(其中λ是最小特征尺寸)。然而，行和列译码器、驱动器、读出放大器和误差修正逻辑电路不能共享同一硅区，会占有DRAM管芯面积的相当大比例。更重要的是，到目前为止的现有DRAM设计无法证明对于3D叠置结构是可缩放的。利用它们的设计，高密度RAM还不适于作ROM存储器。甚至在最先进的光刻假说条件下，常规基于NOR门的ROM需要70λ2的标称单元(尽管加工诀窍也可以减小之)，将密度限制为＜108比特/cm2。较高密度只能通过采用与3D集成有关的致密金属设计(最小金属间距)实现。尽管巨大的经济潜能致使电子工业为之进行了大量研发，但这种技术上和经济上可靠的器件仍未能成为现实。-->3D数据存储：人们已利用例如用于无机薄膜电路的剥离技术，尝试彼此叠置存储器薄层以实现高体积和面积密度。然而，
技术介绍
导致已证明对于商业应用来说太复杂或高成本的设计。在授予B.E.Gnade等人的美国专利5375085“Three dimensional ferroelectricintegrated circuit without insul ation layer between memorylayers(存储层之间没有绝缘层的三维铁电集成电路)”中，公开了一种以铁电存储物质为基础的层状无源寻址存储器层叠体。然而，没有给出具体信息，特别是关于多级的可加工性信息，只展示了如何完成包括所有需要的辅助有源电路的存储器件。本申请人已申请了数个关于薄膜存储层等叠置与本专利技术有关的专利申请。这些申请包括挪威专利申请NO973993、NO980781、上述的NO982518、NO980602和NO990867。致密金属设计：无源矩阵寻址提供了相当于约4λ2的单元面积的密度。现有大量ROM器件采用无源矩阵寻址方式的专利，例如，D.N.Lynes等人的美国专利US4099260“Bipolar read-only-memory unithaving self-isolating bit-lines(自绝缘位线的双极只读存储单元)”；K.G.Bauge和P,B.Mollier的美国专利US4400713“Matrixarray of semiconducting elements(半导电元件的矩阵阵列)”；M.Kaneko和K.Noguchi等人的美国专利US5170227“Mask ROM havingmonocrystalline silicon conductors(具有单晶硅导体的掩模ROM)”；S.Mori等人的美国专利US5464989“Mask ROM using tunnelcurrent detection to store data and a methed of manufacturingthereof(利用通道电流检测存放数据的掩模ROM和其制造方法)”；J.Wen的美国专利US5811337“Method of fabricating asemiconductor read-only memory device for permanent storageof multilevel coded data(多级编码数据永久存储用的半导体只读存储器件的制造方法)”和F.Gonzalez等人的PCT申请W096/41381“A stack/trench diode for use with a mult本文档来自技高网...

【技术保护点】
一种数据存储和处理装置，包括衬底上的ＲＯＭ和／或ＷＯＲＭ和／或ＲＥＷＲＩＴＡＢＬＥ存储模块和／或处理模块，其中存储和／或处理模块作为单个主层或多个主层提供在衬底上面，其中存储模块和／或处理模块的每个主层包括功能子层，其中在每个主层中存储模块和／或处理模块通过通路、表面或边缘接点与其它主层和设置在衬底上或内的电路通信，其中该装置包括使该装置工作的晶体管和／或二极管形式的有源元件，其特征在于，至少某些或多数使该装置工作的晶体管和／或二极管提供在衬底上或内。

【技术特征摘要】
【国外来华专利技术】NO 1998-6-2 199825181．一种数据存储和处理装置，包括衬底上的ROM和/或WORM和/或REWRITABLE存储模块和/或处理模块，其中存储和/或处理模块作为单个主层或多个主层提供在衬底上面，其中存储模块和/或处理模块的每个主层包括功能子层，其中在每个主层中存储模块和/或处理模块通过通路、表面或边缘接点与其它主层和设置在衬底上或内的电路通信，其中该装置包括使该装置工作的晶体管和/或二极管形式的有源元件，其特征在于，至少某些或多数使该装置工作的晶体管和/或二极管提供在衬底上或内。2．根据权利要求1的装置，其特征在于，至少部分衬底含有按体或作为薄膜形式提供在无源载体上的掺杂或未掺杂半导体材料，在此半导体材料选自以下材料中的一种或几种：非晶、多晶、微晶、体或工艺限定的单晶形式的硅、砷化镓和锗，或包括分子、低聚物或聚合物或它们的组合等的有机半导体材料。3．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路由以下技术中的一种或几种实现：CMOS、NMOS或PMOS。4．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括一种以上以SRAM、DRAM和/或铁电RAM(FERAM)形式的高速缓冲存储器。5．根据权利要求1的装置，其特征在于，它包括薄膜电路。6．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括用于探测和修正存储器误差和缺陷的处理器。7．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括用于再映射上层和/或衬底中的缺陷存储区的处理器。8．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括用于动态再映射(remapping)存储模块以便优化其性能和寿命的处理器。9．数据存储和处理装置，包括衬底上的ROM和/或WORM和/或REWRITABLE存储模块和/或处理模块，其中存储和/或处理模块作为单个主层或多个主层提供在衬底上面，其中存储模块和/或处理模块的每个主层包括功能子层，其中在每个主层中存储模块和/或处理模块通过通路、表面或边缘接点与其它主层和设置在衬底上或内的电路通信，其中该装置包括使该装置工作的晶体管和/或二极管形式的有源元件，其特征在于，衬底上面的至少某些和多数层都包括低温兼容有机材料和/或低温兼容加工过的无机膜。10．根据权利要求9的装置，其特征在于，无机膜材料是硅、硅化合物、金属或它们的组合。11．根据权利要求9的装置，其特征在于，衬底上面的至少某些和多数层含有带晶体管和/或二极管的电路。12．根据权利要求9的装置，其特征在于，各层中的至少一层包括带有无源矩阵可寻址存储元件的存储模块，所说存储元件由存储材料限定在存储材料表面上的第一组平行电极和与第一组电极交叉的存储材料相反表面上的第二组平行电极中的各电极间的交叉点上，所说存储元件在交叉点处实现为非线性阻抗元件，为提高其可寻址性能，每个元件都具有由交叉电极间的存储材料的电阻抗参数给出的逻辑值。13．根据权利要求12的装置，其特征在于，非线性阻抗元件是由一种以上以下材料构成的整流二极管，即，非晶、多晶、微晶、体或工艺限定的单晶形式的硅、砷化镓和锗，或包括分子、低聚物或聚合物或它们的组合等的有机半导体材料。14．根据权利要求12的装置，其特征在于，非线性阻抗元件是由一种以上以下材料构成的晶体管，即，非晶、多晶、体或工艺限定的单晶形式的硅、砷化镓和锗，或包括分子、低聚物或聚合物或它们的组合等的有机半导体材料。15．根据权利要求9的装置，其特征在于，每个主层分成两个以上叠置于类似区段上面的并列区段，构成共同衬底上的两个以上并列层叠体，其中每个层叠体中每个区段的一部分与衬底的一部分连接，并与设置于其上的电路电通信。16．根据权利要求9或15的装置，其特征在于，各主层以交错排列的方式彼此叠置，以便该层叠体中的每个存储阵列与衬底的一部分连接，并与设置于其上的电路电通信。17．根据权利要求9的装置，其特征在于，提供各主层间及各主层与衬底间的功率和信号连接的多个穿通电导体或通路以交错排列的方式横向分布。18．根据权利要求9的装置，其特征在于，位于其上的一个以上层之下的衬底的一部分含有与一个以上所说上层电连接的有源电路。19．根据权利要求9的装置，其特征在于，各主层中的至少一个包括各分离子层中的双无源矩阵可寻址存储模块，一个上层存储模块和一个下层存储模块共享一组行或列电极。20．根据权利要求9的装置，其特征在于，各主存储层中的至少两个包括通过公用布线与之连接的公用行或列驱动电子电路及任意读出电子电路。21．根据权利要求9的装置，其特征在于，各存储模块中的至少一个是掩蔽ROM或构图的ROM。22．根据权利要求9的装置，其特征在于，各存储模块中的至少一个是WORM。23．根据权利要求9的装置，其特征在于，各存储模块中的至少一个包括REWRITABLE型存储单元。24...

【专利技术属性】
技术研发人员：HG古德森，PE诺达尔，GI莱斯塔德，J卡尔松，G古斯塔夫松，
申请(专利权)人：薄膜电子有限公司，
类型：发明
国别省市：NO[挪威]