半导体晶片及其制造方法技术

对沉积了ＳｅＧｅＣ晶体层８的Ｓｉ衬底１进行热退火处理，从而在硅衬底１上形成退火ＳｉＧｅＣ晶体层１０，该退火ＳｉＧｅＣ晶体层１０由被晶格驰豫、且几乎没有位错的矩阵ＳｉＧｅＣ晶体层７和分散在矩阵ＳｅＧｅＣ晶体层７中的ＳｉＣ微晶体６构成。然后，在退火ＳｅＧｅＣ晶体层１０上沉积Ｓｉ晶体层，而形成很少有位错的应变Ｓｉ晶体层４。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体晶片的制造方法，特别涉及包括有应变的半导体晶体层的半导体晶片的形成方法。近几年来，进行有一些尝试，即用体Si晶体以外的材料来提高元件的特性。其中，有一种迁移率比Si大的新材料的利用，如Si和Ge的混晶(SiGe)，Si、Ge和C的混晶(SiGeC)等。还有一种尝试，是利用应变Si晶体，即给Si晶体追加应变这一新的因素，且减少被称作intevalleyscattering的载流子即电子的散乱，而提高迁移率。这些尝试中，特别是对于后者的利用应变的方法，只要应变体Si晶体就能提高性能，而且能采用已往的Si制造工艺的技术(例如氧化，蚀刻工序的技术)，故在工业上引人瞩目。至今，这样的应变Si晶体，是以在由体Si晶体形成的Si衬底上沉积很厚的SiGe晶体层，其上面再沉积Si晶体制造的。一般来说，SiGe晶体是其晶格常数比Si大的晶体，故若在使衬底平面内的晶格与Si相匹配的状态下使SiGe晶体外延生长，在SiGe晶体上就发生极大的压缩性应变。将超过一定程度以上的膜厚(临界膜厚)的SiGe晶体沉积在Si衬底上，Si衬底和SiGe层之间就产生位错，应变驰豫。结果，SiGe层的平面内的晶格间距变得比在Si衬底表面上的晶格间距还大。将Si晶体层外延生长而沉积在该SiGe晶体层上后，该Si平面内的晶格间距，与驰豫了的SiGe晶体内的晶格间距一致，变为比Si本来具有的晶格常数大。结果，能制造受拉伸应力的应变Si晶体层(补充一下，以后我们称如上述SiGe晶体那样产生晶格驰豫，且具有比Si衬底还大的晶格间距的晶体层，缓冲层)。在此，利用附图对在衬底上形成应变Si晶体层的已往的方法进行更详细的说明。附图说明图1是用已往的方法来形成应变Si晶体层的衬底的剖开图。制造形成有该应变晶体层的衬底，首先要以CVD法将超过临界膜厚且厚度在几μm以上的SiGe晶体层103外延生长在Si衬底101上。此时，在驰豫SiGe晶体层103内产生位错102，SiGe晶体层103发生晶格驰豫。其次，以CVD法将Si晶体沉积在SiGe晶体层103上，由此得到应变Si晶体层104。然而，在形成由厚度比临界膜厚更厚的SiGe晶体层103构成的缓冲层时，会产生穿通晶体层中的极大的缺陷(穿通位错105)。而且，在一定的条件下，该穿通位错105有可能还穿到应变Si晶体层104中，且在应变Si晶体层104内也形成缺陷。这样的晶体层中的缺陷会成为阻碍元件特性提高的一个原因。作为减少穿通位错105的密度的结构，经常采用逐步地、或逐渐地改变SiGe晶体层103中的Ge含有率的结构，可是，无论逐步地还是逐渐地改变Ge含有率，要降低位错密度都需要一边改变Ge含有率一边沉积厚度几μm以上极厚的SiGe晶体层。当然，制造该极厚的缓冲层需要很长时间的晶体生长，故很难实现制造晶片的低成本化。因此，直到现在，人们认为将应变Si晶体应用在实际的半导体元件工业生产上确实是很困难的。本专利技术所涉及的半导体晶片，备有由Si晶体构成的衬底，和设在上述衬底上的、其平面内的晶格常数比上述衬底的晶格常数大的晶体层，其中，至少上述晶体层的一部分，是Si、Ge和C构成的、且有SiC晶体分散在其中的晶体。这样，能将其平面内晶格常数比由Si晶体构成的衬底的晶格常数大的晶体层，作为缓冲层使用，故在该缓冲层上能形成有了应变的Si晶体层。而且，在此制造的半导体晶片可以用于半导体元件的衬底。在上述半导体晶片中，又备有没在上述晶体层上且已应变了的Si晶体层。有应变的Si晶体层内的载流子的迁移率比体Si晶体内的载流子迁移率高，故在使用该半导体晶片作半导体元件的衬底时，可以制造出比将体Si晶体用作衬底时能制造出的性能更好的半导体元件。本专利技术所涉及的半导体晶片的第1制造方法，包括在由Si晶体构成的衬底上，沉积至少一部含有Si、Ge和C的晶体层的步骤(a)；对沉积了上述晶体层的上述衬底进行热退火处理，让上述晶体层晶格驰豫，在上述晶体中析出SiC晶体的步骤(b)。依据该方法，能制造出以含有Si、Ge和C的晶体层作为缓冲层，且在该缓冲层上可以形成几乎都没有位错的应变Si晶体层的半导体晶片。特别是，在上述步骤(b)中，对衬底进行热退火处理而析出SiC，由此可以抑制在作为缓冲层的晶体层内产生的穿通位错。另外，由此可以将已往的厚度需要几μm左右的缓冲层薄一些，故可批量生产能形成应变Si晶体层的半导体晶片。上述第1半导体晶片的制造方法，又包括在上述SiC晶体的热退火后的上述晶体层上，形成应变了的Si晶体层的步骤(c)，由此可以制造含有Si、Ge和C的缓冲层和应变Si晶体层的半导体晶片。和使用体Si晶体作衬底时相比，该半导体晶片作为半导体元件的衬底使用时，能制造出性能更好的半导体元件。本专利技术所涉及的半导体晶片的第2制造方法，包括在由Si晶体构成的衬底上，沉积至少其中的一部分含有Si、Ge和C的晶体层的步骤(a)；将Si晶体层沉积在上述晶体层上的步骤(b)；对上述衬底进行热退火处理，且在上述晶体中析出SiC晶体，使上述Si晶体层应变的步骤(c)。依照上述方法，与上述半导体晶片的第1制造方法相同，能制造出含有含有Si、Ge和C的缓冲层，和应变Si晶体层的半导体晶片。和体Si晶片作为衬底使用时相比，该半导体晶片作为半导体元件的衬底使用时，能制造出性能更好的半导体元件。图2是按照本专利技术的实施例形成的，备有应变Si晶体层的半导体晶片的剖面图。图3(a)~图3(d)是本专利技术的实施例所涉及的半导体晶片的制造工序的剖面图。图4是在本专利技术的实施例所涉及的半导体晶片中，示出刚沉积在Si衬底上的SiGeC晶体，和进行热退火处理之后的SiGeC晶体的X射线衍射光谱。图5示出本专利技术所建议的，在缓冲层上制造了应变Si晶体层的Si衬底的X射线衍射光谱。图6是对依照本专利技术在Si衬底上形成的SiGeC层进行热退火处理后的透过型电子显微镜照的照片。图7是对形成在衬底上的SiGe晶体进行热退火处理后的透过型电子显微镜照的照片。图2是本实施例所涉及的半导体晶片的剖面图。如图所示，本专利技术的实施例所涉及的半导体晶片，包括体Si晶体即Si衬底1，形成在Si衬底1上的厚度约为130nm的退火SiGeC晶体层10，形成在退火SiGeC晶体层10上的厚度约为4nm的Si晶体层9，形成在Si晶体层9上的应变Si晶体层4。退火SiGeC晶体层10由形成在Si衬底1上的矩阵SiGeC晶体层7，和散在矩阵SiGeC晶体层7中的直径约2~3nm的SiC微晶体6构成。在矩阵SiGeC晶体层7内，从Si衬底1和矩阵SiGeC晶体层7的界面20nm以内的区域，包括类似位错的缺陷2。本实施例所涉及的晶片的特征为，以由SiC微晶体6和矩阵SiGeC晶体层7构成的退火SiGeC晶体层10作为缓冲层使用。这样做，晶格驰豫的矩阵SiGeC晶体层7的晶格常数比Si的晶格常数大，故即使是厚度约130nm的缓冲层，也能让Si晶体层9生长在退火的SiGeC晶体层10的上方，由此可以形成应变Si晶体层4。另外，本实施例所涉及的半导体晶片中，类似位错的晶体缺陷2，仅在退火SiGeC晶体层10中从Si衬底1和矩阵SiGeC晶体层10的界面20nm以内的区域内，故看不见穿通位错。以后说明其证据，及本文档来自技高网...

【技术保护点】
一种半导体晶片，备有：由Ｓｉ晶体构成的衬底，设在上述衬底上的、其平面内的晶格常数比上述衬底的晶格常数大的晶体层，其中：至少上述晶体层的一部分，是Ｓｉ、Ｇｅ和Ｃ构成的、且有ＳｉＣ晶体分散在其中的晶体。

【技术特征摘要】
JP 2000-3-27 086117/001.一种半导体晶片，备有由Si晶体构成的衬底，设在上述衬底上的、其平面内的晶格常数比上述衬底的晶格常数大的晶体层，其中至少上述晶体层的一部分，是Si、Ge和C构成的、且有SiC晶体分散在其中的晶体。2.根据权利要求第1项所述的半导体晶片，其中又备有没在上述晶体层上且已应变了的Si晶体层。3.一种半导体晶片的制造方法，其中包括在由Si晶体构成的衬底上，沉积至少一部分含有Si、Ge和C的晶体层的步骤(a)；对沉...

【专利技术属性】
技术研发人员：神泽好彦，能泽克弥，斋藤彻，久保实，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]