减小尺寸的堆叠式芯片大小的组件型半导体器件制造技术

在一半导体装置中，包括衬底（１），直接或间接地处于衬底上的第一半导体芯片（３或４）和处于第一半导体芯片上的第二半导体芯片（２），其中第二半导体芯片的尺寸比第一半导体芯片大。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及堆叠式芯片大小的组件(CSP)型半导体器件。现有技术的堆叠式芯片大小的组件型半导体器件(见日本专利申请JP-A-2000-307057)，是由在衬底上堆叠起来的多个半导体芯片构成的。在这种情况下，上面的一个半导体芯片，比下面的一个半导体芯片小。这一点将在后面详细解释。但是，在上述现有技术中，由于最大的半导体芯片是最下面的半导体芯片，所有半导体芯片与衬底之间的接线，都在最大的半导体芯片的外侧，所以衬底必须比最大的半导体芯片大很多，这就会增加堆叠式半导体大小的组件的尺寸。根据本专利技术，半导体器件包括衬底，直接或间接地位于衬底上的第一半导体芯片，和位于第一半导体芯片上的第二半导体芯片；第二半导体芯片有比第一半导体芯片大的尺度。如果第二半导体芯片是最大的，那么这个最大的半导体芯片就不是最下面的半导体芯片。因此，一些接线处于最大的半导体芯片的内侧，这就使衬底尺寸能够接近最大的半导体芯片的尺寸。附图说明从下面参考附图，与现有技术相比较所做的描述中，可以更清楚地了解本专利技术，附图中图1是现有技术的堆叠式芯片大小的组件型半导体器件的断面图；图2是根据本专利技术的堆叠式芯片大小的组件型半导体器件的第一实施例的断面图；图3A，3B和3C是断面图，用来说明图2的堆叠式芯片大小的组件型半导体器件制造方法；图4是图3B和3C的热塑性粘结层的部分切开透视图；图5A和5B是断面图，用来说明本专利技术第一实施例与现有技术相比较的效果；图6是图2的堆叠式芯片大小的组件型半导体器件的改变形式的断面图；图7是图4的热塑性粘结层的改变形式的部分切开透视图；图8是根据本专利技术的堆叠式芯片大小的组件型半导体器件的第二实施例的断面图；图9A和9B是断面图，用来说明图8的堆叠式芯片大小的组件型半导体器件制造方法；图10是根据本专利技术的堆叠式芯片大小的组件型半导体器件的第三实施例的断面图；图11A和11B是断面图，用来说明图10的堆叠式芯片大小的组件型半导体器件制造方法。在图1中，参考号码101指示由环氧玻璃钢或类似材料制成的衬底。半导体芯片102，103和104按此顺序被用粘结薄膜(未示)粘结在衬底101的正面。注意，半导体芯片102比半导体芯片103大，而半导体芯片103比半导体芯片104大。接线105，106和107被连接在半导体芯片102，103和104的电极焊盘(未示)与衬底101的导电焊盘(未示)之间。半导体芯片102，103和104连同接线105，106和107被用环氧树脂层108密封。另一方面，焊球109被提供在衬底101的背面，并通过衬底101的内在的连接(未示)，与它的导电焊盘连接。但是，在图1的堆叠式芯片大小的组件型半导体器件中，接线105在最大的半导体芯片102的外侧，接线106的外侧，因此，妨碍接线105，106和107接成最短的电路。这就是说，所有接线105，106和107都在最大的半导体芯片102的外侧，所以，衬底101比最大的半导体芯片102大很多，这就会增加堆叠式芯片大小的组件的尺寸。在表示根据本专利技术堆叠式芯片大小的组件型半导体器件的第一实施例的图2中，参考号码1指示由环氧玻璃钢或类似材料制成的衬底。半导体芯片4，3和2按此顺序被安装在衬底1的正面。注意，半导体芯片2比半导体芯片3大，而半导体芯片3比半导体芯片4大。在此情况下，半导体芯片4是用粘结薄层(未示出)粘结至基片1上。另外，半导体芯片3被用热塑性粘结层3a粘结至半导体芯片4，半导体芯片2被用热塑性粘结层2a粘结至半导体芯片3。接线5，6和7连接在半导体芯片2，3和4的电极焊盘(未示)与衬底1的导电焊盘(未示)之间。与接线5，6和7相连的半导体芯片2，3和4被用环氧树脂层8密封。另一方面，焊球9被提供在衬底1的背面，并通过在衬底1内的内部的连接线(未示出)，与它的导电焊盘连接。在图2的堆叠式芯片大小的组件型半导体器件中，因为只有接线5是在最大的半导体芯片2的外侧，即接线6和7几乎不影响衬底1的尺寸，所以衬底1的尺寸很接近最大的半导体芯片2的尺寸，这就会减小堆叠式芯片大小的组件的体积。下面，参考图3A，3B，3C和4，解释图2的堆叠式芯片大小的组件型半导体器件制造方法。首先，参考图3A，半导体芯片4被用粘结薄膜(未示出)粘结在衬底1的正面。然后，接线7被连接在半导体芯片4的电极焊盘(未示出)和衬底1的导电焊盘(未示出)之间。其次，参考图3B，准备好背面覆盖以热塑性粘结层3a的半导体芯片3。这种情况如图4所示，热塑性粘结层3a是由如下部分构成的与半导体芯片4接触的、大约100μm至200μm厚的中心底座部分301；用于防止半导体芯片3在导线粘接操作中变形的在大约100-400μm厚的边缘加强部分302；和用于隔开接线7的、处于中心底座部分301与边缘加强部分302之间的薄层部分303。然后，带有热塑性粘结层3a的半导体芯片3向下移动至半导体芯片4，使热塑性粘结层3a的中心底座部分301与半导体芯片4接触。然后，对热塑性粘结层3a进行加热操作，使半导体芯片3粘接在半导体芯片4上。然后，接线6被连接在半导体芯片3的电极焊盘(未示出)和衬底1的导电焊盘(未示出)之间。接下来，参考图3C，准备好背面覆盖以热塑性粘结层2a的半导体芯片2。这种情况如图4所示，热塑性粘结层2a的构成是与半导体芯片4接触的、大约100μm至200μm厚的中心底座部分201；用于防止半导体芯片2在导线粘接操作中变形的在大约100-400μm厚的边缘加强部分202；和用于隔开接线6的、处于中心底座部分201与边缘加强部分202之间的薄层203。然后，带有热塑性粘结层2a的半导体芯片2向下移动至半导体芯片3，使热塑性粘结层2a的中心底座部分201与半导体芯片3接触。然后，对热塑性粘结层2a进行加热操作，使半导体芯片2安装在半导体芯片3上。然后，接线5被连接在半导体芯片2的电极焊盘(未示出)和衬底1的导电焊盘(未示出)之间。最后，与接线5，6和7相联的半导体芯片2，3和4被用环氧树脂层8密封(见图2)，并且，在衬底1的背面提供焊球9(见图2)，从而完成图2的堆叠式芯片大小的组件型半导体器件。在图1的堆叠式芯片大小的组件型半导体器件中，接线105，106和107在最大的半导体芯片102(见图5A)的外侧。另一方面，在图2的堆叠式芯片大小的组件型半导体器件中，接线5在最大的半导体芯片2的外侧，而接线6和7在最大的半导体芯片2的内侧(见图5B)。因此，衬底1的长度与衬底101相比，能缩短2·ΔL，这就会减小图2的堆叠式芯片大小的组件型半导体器件的尺寸。另外，能减少由铝制成的接线的总长度，降低制造成本。还有，由于热塑性粘结层3a(2a)的边缘加强部分303(203)具有高的刚度，因此即使接线操作半导体芯片3或2施加了负荷，半导体芯片3或2也很难变形。虽然热塑性粘结层3a(2a)中提供有薄层部分303(203)，但薄层部分303(203)也可以除去，为图2和图4分别变形后的图6和7中所表示的那样。在表示根据本专利技术的堆叠式芯片大小的组件型半导体器件的第二实施例的图8中，半导体芯片3，4和2按此顺序被安装在衬底1的正面。在这种情况下，半导体芯片3被粘结薄层(未示出)粘结至衬底1本文档来自技高网...

【技术保护点】
一种半导体器件，其中包括：衬底（１）；直接或间接位于所述衬底上的第一半导体芯片（３或４）；和位于所述第一半导体芯片上的第二半导体芯片（２），第二半导体芯片有比所述第一半导体芯片的尺寸更大的尺寸。

【技术特征摘要】
JP 2001-7-11 2001-2105361.一种半导体器件，其中包括衬底(1)；直接或间接位于所述衬底上的第一半导体芯片(3或4)；和位于所述第一半导体芯片上的第二半导体芯片(2)，第二半导体芯片有比所述第一半导体芯片的尺寸更大的尺寸。2.如权利要求1所述的器件，其特征在于进一步包括处于所述第一和第二半导体芯片之间的粘结层(2a)。3.如权利要求2所述的器件，其特征在于进一步包括连接在所述第一半导体芯片与所述衬底之间的连线(6或7)，所述粘结层有封隔所述接线的薄层部分(203)。4.如权利要求2所述的器件，其特征在于进一步包括连接在所述第一半导体芯片与所述衬底之间的连线(6或7)，所述粘结层有封隔所述接线的凹槽部分。5.如权利要求1所述的器件，其特征在于进一步包括粘结在所述第二半导体芯片边缘的加强部分(202)，所述加强部分没有对着所述第一半导体芯片。6.如权利要求1所述的器件，其特征在于进一步包括粘结在所述第二半导体芯片边缘的加强部分(202)，所述加强部分没有对着所述第一半导体芯片，所述加强部分的材料与所述粘结层的材料相同。7.如权利要求6所述的器件，其特征在于所述加强部分比所述粘结层厚。8.一种半导体，其中包括衬底(1)；和多个堆叠在所述衬底上的半导体芯片(2，3，4)，所述半导体芯片中的上面的一个芯片大于所述半导体芯片中的下面的一个芯片，所述下面的一个芯片是紧接于所述上面的一个芯片的位于下面的一个芯片。9.如权利要求8所述的器件，其特征在于进一步包括提供在所述半导体芯片中的所述上面的一个芯片背面的粘结层(2a)。10.如权利要求9所述的器件，其特征在于进一步包括连接在所述半导体芯片中的所述下面的一个芯片与所述衬底之间的接线(6或7)，所述粘结层具有封隔所述接线的薄层部分(203)。11.如权利要求9所述的器件，其特征在于进一步包括连接在所述半导体芯片中的所述下面的一个芯片与所述衬底之间的接线(6或7)，所述粘结层具有封隔所述接线的凹槽部分。12.如权利要求8所述的器件，其特征在于进一步包括粘结在所述半导体芯片中的所述上面的一个芯片边缘的加强部分(202)，所述加强部分没有对着所述半导体芯片中的所述下面的一个芯片。13.如权利要求9所述的器件，其特征在于进一步包括粘结在所述半导体芯片中的所述上面的一个芯片边缘的加强部分(202)，所述加强部分没有对着所述半导体芯片中的所述下面的一个芯片，所述加强部分的材料与所述粘结层的材料相同。14.如权利要求13所述的器件，其特征在于所述加强部分比所述粘结...

【专利技术属性】
技术研发人员：木村直人，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]