半导体集成电路制造技术

一种半导体集成电路，包括：输出缓冲器，将存储器控制信号输出至外部端子；电源控制部，对向输出缓冲器的电源电压的供给进行控制；上拉控制部，对外部端子的上拉进行控制；以及控制信号生成部。在将存储器控制信号输出至外部端子的输出期间，控制信号生成部生成用于通过电源控制部将电源电压供给至输出缓冲器的电源控制信号、以及用于通过上拉控制部使上拉停止的上拉控制信号，并且在不将存储器控制信号输出至外部端子的空闲期间，控制信号生成部生成用于通过电源控制部停止向输出缓冲器供给电源电压的电源控制信号、以及用于上拉外部端子的上拉控制信号。由此，在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。能够防止输出端子变成高阻抗状态。能够防止输出端子变成高阻抗状态。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路


[0001]本专利技术涉及一种半导体集成电路。

技术介绍

[0002]由于构成半导体集成电路的晶体管等元件的细微化，使得在使晶体管的导通状态持续的情况下晶体管的特性降低的劣化现象成为了问题。例如，如果驱动半导体集成电路的输出端子的晶体管的特性劣化并且输出至输出端子的信号的占空比变化，则信号的输出目的地的设备处的信号的接收裕度会降低。工作频率越高，则接收裕度的降低越显着。
[0003]晶体管的特性的劣化也发生在始终上拉输出端子的上拉用晶体管中。因此，提出了一种方法，其通过利用并联连接的多个晶体管来构成上拉用晶体管，并且使晶体管的导通定时相互错开，从而使晶体管的特性的劣化分散。
[0004]<现有技术文献>
[0005]<专利文献>
[0006]专利文献1：(日本)特开2006
‑
74746号公报

技术实现思路

[0007]<本专利技术要解决的问题>
[0008]然而，在并未使上拉用晶体管始终导通，而是根据从输出端子输出的输出信号在导通状态和非导通状态之间进行切换的情况下，如果输出端子变成高阻抗状态，则有可能会受到噪声等的影响而生成错误的输出信号。
[0009]鉴于上述问题，本专利技术的目的在于在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。
[0010]<用于解决问题的手段>
[0011]根据本专利技术的一个方面，提供一种半导体集成电路，包括：输出缓冲器，将向与外部端子连接的存储器器件供给的存储器控制信号输出至所述外部端子；电源控制部，基于电源控制信号对从电源线向所述输出缓冲器的电源电压的供给进行控制；上拉控制部，基于上拉控制信号对所述外部端子的上拉进行控制；以及控制信号生成部，在将所述存储器控制信号输出至所述外部端子的输出期间，所述控制信号生成部生成用于通过所述电源控制部将所述电源电压供给至所述输出缓冲器的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子的上拉停止的所述上拉控制信号，并且在不将所述存储器控制信号输出至所述外部端子的空闲期间，所述控制信号生成部生成用于通过所述电源控制部使向所述输出缓冲器的所述电源电压的供给停止的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子上拉的所述上拉控制信号。
[0012]<专利技术的效果>
[0013]根据公开的技术，在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。
附图说明
[0014]图1是示出第1实施方式的半导体集成电路的结构的图。
[0015]图2是示出用于生成图1的使能信号的控制信号生成部的图。
[0016]图3是示出用于使图2的控制信号生成部工作的信号的定时的图。
[0017]图4是示出用于使图1所示的输出部工作的信号的逻辑的图。
[0018]图5是示出用于使图1所示的输出部工作的信号的定时的图。
[0019]图6是示出图1的半导体集成电路将互补的输出信号输出至存储器器件的情况下的结构的图。
[0020]图7是示出用于使图6所示的输出部工作的信号的逻辑的图。
[0021]图8是示出用于使图6所示的输出部工作的信号的定时的图。
[0022]图9是示出第2实施方式的半导体集成电路中的用于生成使能信号的控制信号生成部的图。
[0023]图10是示出用于使图9的控制信号生成部工作的信号的定时的图。
[0024]图11是示出在第2实施方式中使图1所示的输出部工作的信号的逻辑的图。
[0025]图12是示出用于使第2实施方式的输出部工作的信号的定时的图。
[0026]图13是示出第3实施方式的半导体集成电路的结构的图。
[0027]图14是示出用于使图13所示的输出部和上拉/下拉部工作的信号的逻辑的图。
[0028]图15是示出用于使图13所示的输出部和上拉/下拉部工作的信号的定时的图。
[0029]图16是示出图13的上拉/下拉部的结构的示例的图。
[0030]图17是示出图13的上拉/下拉部的结构的另一个示例的图。
[0031]图18是示出第4实施方式的半导体集成电路的结构的图。
[0032]图19是示出使第1规格和第2规格下的输出部工作的信号的定时的图。
具体实施方式
[0033]以下，使用附图对实施方式进行说明。使用相同的符号表示信号和用于传输信号的信号线，并且使用相同的符号表示电源和电源线。使用双重的矩形表示芯片的外部端子。
[0034](第1实施方式)
[0035]图1示出了第1实施方式的半导体集成电路100的结构。系统300将半导体集成电路100与存储器器件200一起搭载。例如，半导体集成电路100是SoC(System on a Chip：系统级芯片)，存储器器件200是NAND型快闪存储器。系统300将半导体集成电路100和存储器器件200搭载在系统基板上，并且通过系统基板上的布线将其相互连接。需要说明的是，半导体集成电路100可以是CPU(Central Processing Unit：中央处理单元)，并且存储器器件200可以是除了NAND型快闪存储器以外的存储器器件。
[0036]在图1中，仅示出了半导体集成电路100之中的用于将输出信号OUT输出至存储器器件200的输出部10。输出部10具有输出缓冲器20、以及与输出缓冲器20连接的高阻抗控制部30、40、及上拉/下拉部50。高阻抗控制部30是电源控制部的一个示例。
[0037]例如，输出信号OUT是读使能信号(REN)。半导体集成电路100在从存储器器件200读取数据的读周期中以高电平和低电平交替的方式向存储器器件200输出读使能信号。存储器器件200响应于读使能信号的上升沿和下降沿中的每一个，将读数据输出至半导体集
成电路100。即，存储器器件200以DDR(Double Data Rate：双倍数据速率)进行工作。
[0038]在此情况下，存储器器件200与在存储器器件200内生成的数据选通信号的下降沿和上升沿同步地输出读数据。需要说明的是，输出信号OUT可以是除了读使能信号以外的控制信号。输出信号OUT是存储器控制信号的一个示例。
[0039]输出缓冲器20具有串联连接的2个CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)反相器21、22，该CMOS反相器21、22用于将作为输出信号OUT的原始信号的信号IN传输至输出端子OUT。CMOS反相器21、22的p沟道MOS晶体管的源极经由高阻抗控制部30而连接到电源线VDD。CMOS反相器21和22的n沟道MOS晶体管的源极经由高阻抗本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路，包括：输出缓冲器，将向与外部端子连接的存储器器件供给的存储器控制信号输出至所述外部端子；电源控制部，基于电源控制信号对从电源线向所述输出缓冲器的电源电压的供给进行控制；上拉控制部，基于上拉控制信号对所述外部端子的上拉进行控制；以及控制信号生成部，在将所述存储器控制信号输出至所述外部端子的输出期间，所述控制信号生成部生成用于通过所述电源控制部将所述电源电压供给至所述输出缓冲器的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子的上拉停止的所述上拉控制信号，并且在不将所述存储器控制信号输出至所述外部端子的空闲期间，所述控制信号生成部生成用于通过所述电源控制部使向所述输出缓冲器的所述电源电压的供给停止的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子上拉的所述上拉控制信号。2.根据权利要求1所述的半导体集成电路，其中，所述控制信号生成部基于与所述输出期间对应地生成的定时信号，在所述输出期间和所述空闲期间生成所述电源控制信号和所述上拉控制信号。3.一种半导体集成电路，包括：输出缓冲器，将向与外部端子连接的存储器器件供给的存储器控制信号输出至所述外部端子；电源控制部，包括电源开关，该电源开关连接在用于供给电源电压的电源线与所述输出缓冲器的p沟道MOS晶体管的源极之间，并且基于电源控制信号接通或断开；上拉控制部，包括上拉开关，该上拉开关连接在所述电源线与所述外部端子之间，基于上拉控制信号接通或断开，并且在接通时用作电阻元件；以及控制信号生成部，基于与输出至所述外部端子的输出期间对应地生成的定时信号，在所述输出期间和不将所述存储器控制信号输出至所述外部端子的空闲期间生成所述电源控制信号和所述上拉控制信号。4.根据权利要求1至3中任一项所述的半导体集成电路，包括：延迟部，使与所述输出期间对应地生成的定时信号延迟以生成延迟定时信号，其中，所述控制信号生成部基于所述定时信号和所述延迟定时信号，在所述输出期间和所述空闲期间生成向所述电源控制部输出的所述电源控制信号和向所述上拉控制部输出的所述上拉控制信号。5.根据权利要求4所述的半导体集成电路，其中，所述控制信号生成部具有或电路和与电路，所述或电路在所述输出期间将所述定时信号与所述延迟定时信号的逻辑和作为所述电源控制信号输出，所述与电路在所述输出期间将所述定时信号与所述延迟定时信号的逻辑积作为所述上拉控制信号输出。6.根据权利要求4或5所述的半导体集成电路，其中，所述延迟部具有锁存电路，所述锁存电路与时钟信号同步地对所述定时信号进行锁存，并且将锁存的所述定时信号作为所述延迟定时信号输出。7.根据权利要求1至6中任一项所述的半导体集成电路，其中，
所述外部端子是在所述输出期间向所述存储器器件输出所述存储器控制信号，并且在输入期间输入所述存储器控制信号的输入输出端子，所述半导体集成电路还包括：输入上拉开关，连接在所述电源线与所述外部端子之间，在接通时用作电阻元件，并且将所述外部端子上拉；以及输入下拉开关，连接在接地线与所述外部端子之间，在接通时用作电阻元件，并...

【专利技术属性】
技术研发人员：冲之井理典，小川幸生，东井亮，滨崎机一，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：