半导体集成电路装置的制造方法制造方法及图纸

一种半导体集成电路装置的制造方法，在表面上绝缘层和布线层分别交错多层迭加的半导体衬底的一定区域上设置掩模ＲＯＭ单元阵列部，所述掩模ＲＯＭ单元阵列部设有在所述绝缘层和布线层下层的所述半导体衬底的一定区域上形成的多个存储单元晶体管，和在一定的所述布线层中形成的位线，同时，对于各存储单元晶体管，在第一数据写入的情况下，利用就在所述位线的下面绝缘层上形成数据写入用通孔，通过所述数据写入用通孔作成所述位线和所述存储单元晶体管的电连接状态，在第二数据写入的情况下，通过不形成所述数据写入用通孔，使所述位线和所述存储单元晶体管作成非电连接状态； 其特征是，在制造所述半导体集成电路装置的样品或试制品时，在从所述多个布线层内的最下层的上层的第一布线层中形成所述位线，在制造所述半导体集成电路装置大批量产品时，在所述多个布线层内的所述第一布线层的下层的第二布线层中形成所述位线。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及通过制造工序放置进行数据写入的掩模ROM的。
技术介绍
图4是表示半导体集成电路装置的方框图，由掩模ROM1和具有任意功能的框2、框3、框4组成。并且在已有例子中，半导体集成电路装置作成具有5层金属布线层。图5A是构成图4的半导体集成电路装置的掩模ROM1的存储单元平面图，图5B是图5A的点划线E-E的剖面图。在图5A及图5B中，SUB是形成图4的掩模ROM1及框2至4的半导体衬底；G是作为存储单元晶体管的N沟道晶体管的栅极；D是N沟道晶体管的漏极；S是N沟道晶体管的源极；Z1、Z2、Z3、Z4、Z5是第1、第2、第3、第4、第5层间绝缘层；V1、V2、V3、V4、V5是在各层间绝缘层Z1、Z2、Z3、Z4、Z5上形成的通孔；M1、M2、M3、M4、M5是第1、第2、第3、第4、第5金属布线层。这里，在金属布线层M1、M2、M3、M4、M5中形成焊盘，在金属布线层5中形成位线。下面，把M1、M2、M3、M4称为焊盘，把M5称为位线。U-BIT及B-BIT分别表示1位的存储单元区域。漏极D通过金属焊盘M1、M2、M3、M4和通孔V1、V2、V3、V4、V5与位线M5连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路装置的制造方法，在表面上绝缘层和布线层分别交错多层迭加的半导体衬底的一定区域上设置掩模ROM单元阵列部，所述掩模ROM单元阵列部设有在所述绝缘层和布线层下层的所述半导体衬底的一定区域上形成的多个存储单元晶体管，和在一定的所述布线层中形成的位线，同时，对于各存储单元晶体管，在第一数据写入的情况下，利用就在所述位线的下面绝缘层上形成数据写入用通孔，通过所述数据写入用通孔作成所述位线和所述存储单元晶体管的电连接状态，在第二数据写入的情况下，通过不形成所述数据写入用通孔，使所述位线和所述存储单元晶体管作成非电连接状态；其特征是，在制造所述半导体集成电路装置的样品或试制品时，在从所述多个布线层内的最下层的上层的第一布线层中形成所述位线，在制造所述半导体集成电路装置大批量产品时，在所述多个布线层内的所述第一布线层的下层的第二布线层中形成所述位线。2.根据权利要求1...

【专利技术属性】
技术研发人员：林光昭，仲矢修治，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：