形成开口的方法技术

本发明专利技术公开了一种形成开口的方法，此方法是首先在一基底上形成一第一介电层，并且在第一介电层上形成一第二介电层，其中第一介电层的蚀刻速率小于第二介电层的蚀刻速率。之后在第二介电层上形成一图案化的光阻层，然后以此光阻层为一蚀刻罩幕进行一蚀刻工艺，以在第一介电层与第二介电层中形成一开口，其中所形成的开口底部尺寸小于开口顶部的尺寸。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体工艺中，且特别涉及一种形成小尺寸接触洞(Contact Hole)的方法。
技术介绍
随着半导体技术的进步，元件的尺寸也不断地缩小，进入深次微米的领域中。当集成电路的集成度增加时，使得芯片的表面无法提供足够的面积来制作所需的内连线(Interconnects)，因此为了配合元件缩小后所增加的内连线的需求，两层以上的多层金属内连线的设计，便成为超大规模集成电路(VLSI)技术所必须采用的方式。此外，不同金属层之间若要导通，则必须在两金属层之间的绝缘层挖一个接触洞并填入导电材料，以形成导通两金属层的接触窗结构。图1所示，是公知技术在一介电层中形成一接触洞的剖面示意图。请参照图1，传统技术在介电层中形成接触洞的方法是首先在一基底100上形成一介电层102，之后在介电层102上形成一图案化的光阻层104。接着，以光阻层104为一蚀刻罩幕进行一蚀刻步骤，以在介电层102中形成一开口106，其中开口106作为一接触洞。然而，在元件高集成度的要求下，元件尺寸已尽可能得做到最小。因此，在现今微影工艺的限制下，要形成小尺寸的接触洞(小于0.15微米以下)是相当困难的。此外，本文档来自技高网...

【技术保护点】
一种形成开口的方法，其特征在于：包括：在一基底上形成一第一介电层；在该第一介电层上形成一第二介电层，其中该第一介电层的蚀刻速率小于该第二介电层的蚀刻速率；在该第二介电层上形成图案化的一罩幕层；以该罩幕层为一蚀 刻罩幕进行一蚀刻工艺，以在该第一介电层与该第二介电层中形成一开口，其中该开口底部的尺寸小于该开口顶部的尺寸。

【技术特征摘要】
1.一种形成开口的方法，其特征在于包括在一基底上形成一第一介电层；在该第一介电层上形成一第二介电层，其中该第一介电层的蚀刻速率小于该第二介电层的蚀刻速率；在该第二介电层上形成图案化的一罩幕层；以该罩幕层为一蚀刻罩幕进行一蚀刻工艺，以在该第一介电层与该第二介电层中形成一开口，其中该开口底部的尺寸小于该开口顶部的尺寸。2.根据权利要求1所述的形成开口的方法，其特征在于该蚀刻工艺是一单一蚀刻工艺。3.根据权利要求1所述的形成开口的方法，其特征在于该第一介电层的材质是一第一氧化硅材质，该第二介电层的材质是一第二氧化硅材质，且该第一氧化硅材质的蚀刻速率较该第二氧化硅材质的蚀刻速率低。4.根据权利要求1所述的形成开口的方法，其特征在于该第一介电层包括以高密度等离子沉积法所形成的一氧化层(HDP-oxide)、可防止氢原子侵入的一氧化层(HBO)或是一未掺杂的硅玻璃(USG)。5.根据权利要求1所述的形成开口的方法，其特征在于该第二介电层的材质包括一硅酸乙酯-氧化硅(TEOS-oxide)。6.根据权利要求1所述的形成开口的方法，其特征在于该第一介电层的厚度小于该第二介电层的厚度。7.根据权利要求1所述的形成开口的方法，其特征在于该第一介电层的厚度介于500埃至5000埃。8.根据权利要求1所述的形成开口的方法，其特征在于该第二介电层的厚度介于5000埃至12000埃。9.根据权利要求1所述的形成开口的方法，其特征在于该罩幕层包括一光阻层。10.一种形成接触洞的方法，其特征在于包括提供一基底，该基底上已形成有复数个导电元件；在该基底上形成一第一介电层，该第一介电层...

【专利技术属性】
技术研发人员：梁明中，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]