半导体存储器件制造技术

一种用于将数据作为互补信息存储在一对存储单元中的双单元型半导体存储器件，其中，存储单元按照位线被设置的间隔布置在各个字线上。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，更具体地，涉及用于将数据作为互补信息存储在一对存储单元中的双单元(twin cell)型半导体存储器件。
技术介绍
随着例如便携式器件的电子器件的性能改善，近年来已经需要能够在其中实现低功耗、大容量和高集成度的高可靠性存储器。动态随机存取存储器(DRAM)型的半导体存储器件中的存储单元具有简单结构。也就是说，它包括一个单元晶体管和一个电容器。所以，用DRAM型半导体存储器件能够容易地实现高集成度和大容量。因此，人们希望DRAM型的半导体存储器件会被更广泛的应用，并且希望它们的性能会进一步地改善。另外，将数据作为对应于高电平(H电平)和低电平(L电平)的互补信息存储在一对存储单元中的双单元型DRAM已经被提出用来例如降低DRAM中的功耗(参考例如日本未审查专利公开No.2001-143463(段落序号 - 以及图1))。图8(A)和图8(B)是示出传统的DRAM型半导体存储器件中的存储单元布置的简化示图。图8(A)是示出单一单元(single cell)的DARM型半导体存储器件中的存储单元布置的简化示图。图8(B)是示出双单元的DARM型半导体存储器件中的存储单元布置的简化示图。在单一单元型半导体存储器件100和双单元型半导体存储器件101两者中，各包括一个单元晶体管和一个单元电容器(1T/1C结构)的存储单元MC都设置在位线BL1、/BL1、BL2、/BL2间隔一个地与字线WL相交的位置上。相同的单元阵列被用在半导体存储器件100和101中，所以单元以相同的方式布置。半导体存储器件100和101在如何连接位线BL1、/BL1、BL2、/BL2和读出放大器110、111上不同。在图8(A)所示的单一单元型半导体存储器件100中，位线BL1和/BL1成对并且被连接到读出放大器111上。类似地，位线BL2和/BL2成对并且被连接到读出放大器110上。另一方面，在图8(B)所示的双单元型半导体存储器件101中，位线BL2、BL1、/BL2和/BL1自上往下按照这样的顺序设置。位线BL1和/BL1成对并且被连接到读出放大器111上。位线BL2和/BL2成对并且被连接到读出放大器110上。当字线WL被驱动时，在图8(A)和8(B)所示的每个区域E20、E21、E22和E23中保存的信息将被当作一块数据。也就是说，在图8(A)所示的区域E20中，连接着存储单元MC的位线BL1的电位和未连接存储单元MC的位线/BL1(其保存参考电位)的电位由读出放大器111进行比较，然后读取1位数据。类似地，在区域E21中，位线BL2和/BL2的电位由读出放大器110进行比较，然后读取一位数据。在图8(B)所示的区域E22中，连接到存储着互补信息的一对存储单元MC的栅极上的互补位线BL2和/BL2的电位由读出放大器110进行比较，然后读取一位数据。类似地，在区域E23中，互补位线BL1和/BL1的电位由读出放大器111进行比较，然后读取一位数据。在图8(B)所示的双单元型半导体存储器件101中，只有读出放大器110被触发来从E22中读取数据。在这种情况下，不需要触发读出放大器111。另一方面，只有读出放大器111被触发来从区域E23中读取数据。不需要触发读出放大器110。而且，在读取的情况下，存储在一对存储单元MC中并对应于H和L电平的互补信息通过互补位线BL1和/BL1或者互补位线BL2和/BL2被读取。对比在其中对位线电位和参考电位进行比较的单一单元型半导体存储器件，这将为保存数据给出很大的余地。从而可以延长刷新周期，降低功耗。在图8所示的半导体存储器件100和101中，有两种单元阵列的布局单元电容器形成在位线下面的电容器在位线之下(CUB，capacitorunder bitline)的结构，以及单元电容器形成在位线上面的电容器在位线之上(COB，capacitor over bitline)的结构。对于CUB结构，形成单元电容器的工序在形成位线的工序之前。另一方面，对于COB结构，形成位线的工序在形成单元电容器的工序之前。图9(A)和图9(B)是示出具有CUB结构的传统半导体存储器件中的单元阵列布局图形的示图以及该半导体存储器件的截面示意图。图9(A)是示出具有CUB结构的半导体存储器件中的单元阵列布局图形的示图。图9(B)是沿图9(A)的线C-C’取得的局部横截面示图。虽然图9(A)所示的布局图形可以用于图8(A)所示的单一单元型半导体存储器件100，也可以用于图8(B)所示的双单元型半导体存储器件101，但是现在将给出对双单元型半导体存储器件的描述。在具有CUB结构的半导体存储器件101a的布局图形上，用虚线表示的位线图形BLp1、/BLp1、BLp2和/BLp2，和多个字线图形WLp像网格一样设置，衬底扩散层图形150p设置在与位线图形BLp1、/BLp1、BLp2和/BLp2相同的方向上，电容器图形151p和接触插头(contact plug)图形152p及153p被布置成对应于图8中所示的存储单元MC的区域。如图9(B)所示，使用该布局图形制造的半导体存储器件101a包括在衬底154中形成的扩散层150a和150b、在位线BL1、/BL1、BL2及/BL2之下形成的电容器151、用于连接扩散层150b和电容器151的接触插头152以及用于连接扩散层150a和位线BL1、/BL1、BL2或/BL2的接触插头153。因为有关制造的限制，各电容器151将被形成为与用来连接扩散层150a的接触插头153和下一个电容器151具有一定距离(在本例中，对应于一条字线的宽度)。图9(A)中的用短划线圈起的每个区域E25a、E25b、E26a和E26b对应于具有1T/1C结构的一个存储单元MC。区域E25a和E25b成对并形成一个双单元。类似地，区域E26a和E26b成对，并形成双单元。假定衬底154是P型的，而且将起漏极或源极作用的扩散层150a和150b是n型的。那么，举例来说，将在字线WL之下形成氧化膜(没有示出)，而以这些字线WL作为栅极。从而，将形成n沟道金属氧化物半导体场效应晶体管(MOSFET)。在上面的例子中，使用了堆叠式电容器来形成CUB结构。但是也可以使用沟槽式电容器来代替。使用沟槽式电容器的情况的描述将被省略。图10(A)和图10(B)是示出具有COB结构的传统半导体存储器件中的单元阵列布局图形的示图以及该半导体存储器件的截面示意图。图10(A)是示出具有COB结构的半导体存储器件中的单元阵列布局图形的示图。图10(B)是沿图10(A)的线D-D’取得的局部横截面示图。现在将给出具有COB结构的双单元型半导体存储器件的描述。这与具有CUB结构的半导体存储器件101a是相同的。在具有COB结构的半导体存储器件101b的布局图形上，用虚线表示的位线图形BLp1、/BLp1、BLp2和/BLp2，和多个字线图形WLp像网格一样设置，衬底扩散层图形160p相对于位线图形BLp1、/BLp1、BLp2和/BLp2倾斜地设置，电容器图形161p和接触插头图形162p及163p被布置成对应于图8中所示的存储单元MC的区域。如图10(B)所示，使用该布局图形制造的半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于将数据作为互补信息存储在一对存储单元中的双单元型半导体存储器件，其中，存储单元按照位线被设置的间隔布置在各个字线上。2.如权利要求1所述的半导体存储器件，其中，所述每个存储单元包括一个晶体管和一个存储元件。3.如权利要求1所述的半导体存储器件，其中，所述位线布置成折叠位线。4.如权利要求1所述的半导体存储器件，其中，用于连接所述位线和扩散层的触头按照位线被设置的间隔沿字线布置。5.如权利要求1所述的半导体存储器件，其中，每隔两条字线设置了一条不被驱动的字线。6.如权利要求5所述的半导体存储器件，其中，固定电位被施加于所述不被驱动的字线上。7.如权利要求6所述的半导体存储器件，其中，所述固...

【专利技术属性】
技术研发人员：佐藤绫子，松宫正人，江渡聪，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：