低介电常数材料以及化学气相沉积（CVD）制备方法技术

一种用公式Ｓｉ↓［ｖ］Ｏ↓［ｗ］Ｃ↓［ｘ］Ｈ↓［ｙ］Ｆ↓［ｚ］来表示的膜，其中，ｖ＋ｗ＋ｘ＋ｙ＋ｚ＝１００％，ｖ从１０到３５原子％，ｗ从１０到６５原子％，ｙ从１０到５０原子％，ｘ从２到３０原子％，ｚ从０．１到１５原子％，而且其中基本上没有氟碳键。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于电子工业用介电材料领域，特别涉及低介电常数材料以及化学气相沉积(CVD)制备方法。
技术介绍
电子工业利用介电材料作为集成电路及其关联的电子设备中的电路和元件之间的绝缘层。为了提高微电子设备(例如，计算机芯片)的速度和存储能力，需要减少其线性尺度。微型芯片的尺度在近十年中经历了可观的降低过程，从过去的大于1微米降低到了0.18微米，在筹划中预期将其最少降低到0.07微米。时间延迟表达式为T＝RCL2，其中，T是延迟时间，R是导线电阻，C是介电层的电容，L是导线长度。该表达式经常用来定义在一个电路中由于尺寸和材料的变化而对电路中信号传播产生的影响。电容可以用表达式C＝k0k(S/d)来表述，其中，k0是真空介电常数或者介电常数(等于1.0)，k是该薄膜的介电常数，S是该电极表面面积，d是该膜的厚度。因此减小k可以导致C一定比例的降低，从而缩短了延迟时间。而且，当线形尺度减小时，较好的低介电常数绝缘材料可以用来预防芯片元件之间的信号交叉(又称作串扰)，这些信号交叉对材料性能有负作用。在历史上，曾将介电常数(k)为4.2-4.5的硅石用作层间介质(ILD)。而当线性尺度本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用公式SivOwCxHyFz来表示的膜，其中，v+w+x+y+z＝100％，v从10到35原子％，w从10到65原子％，y从10到50原子％，x从2到30原子％，z从0.1到15原子％，而且其中基本上没有氟碳键。2.根据权利要求1所述的膜，其中大部分的氢和碳键合。3.根据权利要求1所述的膜，其具有低于3.5的介电常数。4.根据权利要求1所述的膜，其具有低于3.0的介电常数。5.根据权利要求1所述的膜，其具有比相应的参比OSG膜更好的机械性能。6.根据权利要求1所述的膜，其具有低于2.0g/cm3的体积密度。7.根据权利要求1所述的膜，其具有低于1.5g/cm3的体积密度。8.根据权利要求1所述的膜，其具有低于5nm当量球径的孔尺度，该尺度用小角度中子散射仪或者正电子湮灭寿命光谱仪测定。9.根据权利要求1所述的膜，其具有低于2.5nm当量球径的孔尺度，该尺度用小角度中子散射仪或者正电子湮灭寿命光谱仪测定。10.根据权利要求1所述的膜，其在一半导体基板上沉积析出。11.根据权利要求1所述的膜，其是集成电路中由以下层所组成之群中的至少一种该群由绝缘层、层间介电层、金属层间介电层、覆盖层、化学-机械平板层或者蚀刻终止层、阻绝层或者粘合层组成。12.根据权利要求1所述的膜，其在N2中425℃等温条件下，平均质量损失低于1.0wt％/hr。13.根据权利要求1所述的膜，其在空气中425℃等温条件下，平均质量损失低于1.0wt％/hr。14.根据权利要求1所述的膜，其具有低于1.5g/cm3的体积密度；具有低于2.5nm当量球径的孔尺度，该尺度用小角度中子散射仪或者正电子湮灭寿命光谱仪测定；在一半导体基板上沉积析出；该膜是在集成电路中由以下层所组成之群中的至少一种，该群由绝缘层、层间介电层，金属层间介电层、覆盖层、化学-机械平板层或者蚀刻终止层、阻绝层或者粘合层组成。15.根据权利要求1所述的膜，其中x/z＞0.25。16.一种用公式SivOwCxHyFz表示的膜，其中，v+w+x+y+z＝100％，v从10到35原子％，w从10到65原子％，y从10到50原子％，x从1到30原子％，z从0.1到15原子％，其限制条件为x/z＞0.25，而且其中基本上没有氟碳键合。17.根据权利要求16所述的膜，其具有低于1.5g/cm3的体积密度；具有低于2.5nm当量球...

【专利技术属性】
技术研发人员：M·L·奥内尔，A·S·鲁卡斯，M·D·比特纳，J·L·文森特，R·N·弗蒂斯，B·K·彼得森，
申请(专利权)人：气体产品与化学公司，
类型：发明
国别省市：