【技术实现步骤摘要】
本专利技术涉及可编程数字集成电路芯片的测试和验证，特别涉及一种能够实时、在线观测到可编程数字集成电路芯片内部所有信号的波形的方法和系统。该方法和系统既可以用作测试电路板的逻辑分析仪，也可以用作验证IC设计的硬件仿真器。
技术介绍
随着半导体集成电路技术的发展，芯片的集成度更高，可编程数字集成电路芯片的功能更复杂，可编程专用集成电路(ASIC)、现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)应用地非常普及，并出现了片上系统SOC(System On a Chip)，即将整个系统集成在一个芯片上，不仅有CPU、存储器和I/O接口，还有复杂的算法模块，例如图像解压缩，数据加解密等。对于如此复杂的系统，调试就成了极大的困难，调试所用的时间超过整个设计过程的一半。这使得测试的重点转移到了可编程数字集成芯片内部。现场可编程门阵列(FPGA)的生产厂商，开发了可嵌入FPGA内部的片内逻辑分析仪，可以测试可编程数字集成芯片内部信号，它的方法是在原来的设计中，嵌入整个逻辑分析仪的功能，用户可以设置需要观测的信号个数、触发条件、存储深度等。相比于台式逻辑分析仪的功能，片内...
【技术保护点】
【技术特征摘要】
1.一种可以实时、在线测试可编程数字集成电路芯片内部所有信号的分析系统，它包含以下部分预处理程序，前端可编程数字集成电路芯片及插头，后端可编程数字集成电路芯片，信号延迟及存储模块，时钟、触发及停止逻辑模块，后处理程序，软件仿真器；它的特征在于(1)“后端可编程数字集成电路芯片”的所有输出信号的使能都设为无效，内部具有“读出逻辑”，除此以外，它的功能和管脚分布和“前端可编程数字集成电路芯片”，完全一样，它们都可以单独实现原来可编程数字集成电路芯片的设计的所有功能；(2)“前端可编程数字集成电路芯片”管脚上的信号先送入“信号延迟及存储模块”，并延迟N个时钟节拍后，送到“后端可编程数字集成电路芯片”相对应的管脚上，N的值由“信号延迟及存储模块”配置的存储器容量决定；(3)“前端可编程数字集成电路芯片”的管脚上的信号波形，不停的流入“信号延迟及存储模块”，又不停的流出到“后端可编程数字集成电路芯片”相对应的管脚上，“信号延迟及存储模块”总是保存着最新的一段管脚上的信号波形；(4)工作时，两个芯片的工作流程及管脚上的信号完全一样，但相差N个时钟节拍；(5)当“时钟、触发及停止逻辑模块”的触发逻辑有效时，或外部触发逻辑有效时，“时钟、触发及停止逻辑模块”发出停止信号，“后端可编程数字集成电路芯片”和“信号延迟及存储模块”马上停止工作，芯片内部所有时序单元和存储器保持当前状态不变。此时，“后端芯片”的状态距“前端芯片”的状态，落后N个时钟节拍。在这N个时钟节拍时间内，外部对芯片管脚施加的激励，保存在“信号延迟及存储模块”。2.根据权利1要求测试系统，其特征在于，它可以测试到各种类型的片内存储器的所有单元的内容。3.根据权利1要求测试系统，其中，可编程数字集成电路芯片包括可编程可编程专用集成电路(ASIC)、现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)。4.根据权利1要求测试系统，其中，“后端可编程数字集成电路芯片”内部具有“读出逻辑”，具有两种工作模式正常工作模式和读出模式；在正常工作模式下，芯片执行原来得功能；在读出模式下，芯片内部的寄存器和存储器等时序电路的当前状态可以送到芯片外部。5.根据权利1要求的测试系统，其中，“信号延迟及存储模块”在功能上，等效于长度为N、宽度为M的串行移位器组，N的值由“信号延迟及存储模块”配置的存储器容量决定，M的值为可编程数字集成电路芯片的管脚个数。6.根据权利1要求的测试系统，其中，“信号延迟及存储模块”是用存储器加上控制逻辑实现的。存储器可以选用静态存储器(SRAM)、双口静态存储器(DPRAM)或动态存储器(DRAM)等。7.根据权利1要求的测试系统，其中，“后处理程序”用“读出逻辑”读出“后端芯片”内部的所有寄存器和存储器保持当前状态，并由此推出其他所有组合逻辑的当前值。也就是得到了“后端芯片”在触发时刻，芯片内部所有信号的当前值，然后用它去初始化软件仿真器。最后读出存储在“信号延迟及存储模块”内的芯片管脚上的信号波形，作为软件仿真器的激励。8.根据权利1要求的测试系统，其中，软件仿真器读入可编程数字集成电路芯片的设计、 “后端芯片”芯片内部所有信号的当前值(在触发前N个时钟节拍)、和从“后端芯片”停止到“前端芯片”停止这段时间的芯片管脚上的信号波形，然后开始...
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