使用JTAG单元寻址的直接存储器存取制造技术

本公开涉及一种具有结构独立的结构并通过多个互连焊盘耦合到单片系统的快闪存储器组件(1)，其包括：

【技术实现步骤摘要】
【国外来华专利技术】使用JTAG单元寻址的直接存储器存取


[0001]本公开大体上涉及存储器装置，且更特定地，涉及用于非易失性存储器管理的设备及方法。更具体地，本公开总体上涉及一种优化直接存储器存取系统的方法，且更特定地，涉及使用JTAG单元寻址的直接存储器存取。

技术介绍

[0002]非易失性存储器可通过在未通电时保留所存储数据来提供永久数据，且可包含不同拓扑结构的存储器组件。例如，NAND快闪存储器及NOR快闪存储器在单元互连及读取结构方面可被认为是等效电路，即使它们的性能不同。
[0003]具有NAND或NOR配置的存储器电路可采用不同的技术来实现，例如：浮动栅极(FG)、电荷俘获(CT)、相变随机存取存储器(PCRAM)、基于自选硫属化物的存储器、电阻随机存取存储器(RRAM)、3D XPoint存储器(3DXP)及磁阻随机存取存储器(MRAM)以及其它存储器。
[0004]非易失性快闪存储器是当今现代电子系统中的基本构建块中的一个，尤其是对于实时操作系统(RTOS)，因为其存储代码、固件、O.S.、应用程序以及其它软件。非易失性快闪存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种待耦合到主机装置或单片系统且包含至少一个具有相关解码及感测电路系统的存储器单元阵列的快闪存储器架构，其包括：
‑
多个子阵列，其可在所述存储器架构内独立寻址；
‑
感测放大器，其耦合到对应的子阵列，以用作与所述主机装置或单片系统的通信信道；
‑
扫描链，其将所述子阵列的所述输出端连接在一起；
‑
所述扫描链包含并联连接到所述通信信道的经修改JTAG单元。2.根据权利要求1所述的快闪存储器架构，其中所述经修改JTAG单元包含边界扫描单元，所述边界扫描单元包含在并行输入端与并行输出端之间的至少一对其它锁存器。3.根据权利要求1所述的快闪存储器架构，其中所述经修改JTAG单元串联连接在所述扫描链中。4.根据权利要求2所述的快闪存储器架构，其中所述边界扫描单元包含输入多路复用器及输出多路复用器，且其中所述至少一对其它锁存器耦合在所述输入多路复用器与所述输出多路复用器之间。5.根据权利要求2所述的快闪存储器架构，其中所述一对其它锁存器连接在每一单元的并行输入端与并行输出端之间的流水线中。6.根据权利要求1所述的快闪存储器架构，其中每一存储器子阵列经结构化在存储器块中，所述存储器块各自包含至少256个行，且每一行包含至少十六个页，所述页包括存储器字、对应的地址位及对应的ECC位。7.根据权利要求1所述的快闪存储器架构，其中感测放大器的输出端经配置以组合数据单元、地址单元及ECC单元。8.根据权利要求1所述的快闪存储器装置架构，其经配置以用包含所述多个子阵列中的每一子阵列的数据、对应地址位及ECC位的扩大存储器页填充通信信道。9.根据权利要求1所述的快闪存储器装置架构，其中每一子阵列的存储器页的大小包含至少168个位。10.一种具有结构独立的结构并通过多个互连焊盘耦合到单片系统的快闪存储器组件，其包括：
‑
存储器阵列，其包含多个可独立寻址的子阵列；
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感测放大器，其耦合到所述子阵列的对应的输出端并且耦合到所述单片系统的通信信道；
‑
扫描链，其包括并联耦合在所述感测放大器的输出端与所述通信信道之间的经修改JTAG单元，所述通信信道经配置以在直接存储器存取中执行读取操作。11.根据权利要求10所述的快闪存储器组件，其中所述经修改JTAG单元包含边界扫描单元，所述边界扫描单元包含在并行输入端与并行输出端之间的至少一对其它锁存器。12.根据权利要求10所述的快闪存储器架构，其中所述经修改JTAG单元串联连接在所述扫描链中。13.根据权利要求11所述的快闪存储器架构，其中所述边界扫描单元包含输入多路复用器及输出多路复用器，其中所述至少一对其它锁存器耦合在所述输入多路复用器与所述输出多路复用器之间。
14.根据权利要求11所述的快闪存储器架构，其中所述至少一对其它锁存器连接在每一单元的并行输入端与并行输出端之间的流水线中。15.根据权利要求10所述的快闪存储器组件，其中每一存储器子阵列经结构化在存储器块中，所述存储器块各自包含至少256个行，且每一行包含至少十六个页，所述页包括存储器字、对应的地址位及对应的ECC位。16.根据权利要求10所述的快闪存...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：