具有经改进感测结构的存储器装置制造方法及图纸

本公开涉及一种存储器装置，其具有经改进感测结构且包含：

【技术实现步骤摘要】
【国外来华专利技术】具有经改进感测结构的存储器装置


[0001]本专利技术涉及存储器装置，且更具体地说，涉及允许替代SoC装置中的嵌入式存储器部分且构造有经改进感测电路系统使得能够执行感测放大器的数字测试的存储器装置或组件。

技术介绍

[0002]片上系统或SoC是一种集成计算机或其它电子系统的所有组件的半导体集成电路。这些组件通常包含中央处理单元(CPU)、存储器部分、输入/输出端口和辅助存储组件，它们全都在单个半导体衬底上。
[0003]SoC装置可含有数字、模拟、混合信号，并且常常含有射频信号处理功能，这取决于应用。当它们集成在单个电子衬底上，相比于具有等效功能的多芯片设计，SoC装置消耗的电力可少得多，且占用的面积也少得多。当今，SoC装置在移动计算、嵌入式系统和物联网中非常常见。
[0004]特别是在汽车领域，需要处理SoC装置，包含控制器、存储器以及与许多外部传感器和致动器的连接。此外，这些SoC装置的控制器需要具有长寿命和极高的可靠性，并以低初始时延时间和可能的最大吞吐量与嵌入在SoC装置中的存储器部分一起工作。
[0005]非易失性快闪存储器是当今现代电子系统的基本构建块之一，包含用于汽车应用的SoC装置，特别是用于实时操作系统，即RTOS。它们在速度、消耗、可变性、非易失性和系统可重配置性日益重要的方面的表现已经推动了片上系统装置中的快闪存储器集成的发展。
[0006]然而，快闪集成在系统和电路/技术层面引入了许多需要仔细设计的问题。从系统的角度来看，SoC装置中要集成的快闪存储器类型的选择涉及几个方面；根据具体的应用和要求，最重要的是它们的产量、成本、功耗、可靠性和性能要求。
[0007]此外，当光刻节点例如低于28nm时以及当嵌入式宏快闪可能是SoC的最大部分时，SoC装置中的嵌入式存储器很难管理。
附图说明
[0008]图1是根据本公开且包含替代先前SoC装置的嵌入式存储器部分的存储器组件的片上系统装置的示意图和透视图；
[0009]图2是根据本公开的存储器组件的示意图；
[0010]图3示出图2的非易失性存储器组件中包含根据本公开的布局配置的部分的示意图；
[0011]图4是根据本公开的一个实施例的由存储器阵列的多个行形成的存储器块的示意图；
[0012]图5是图4的存储器块的存储器行中的扩展存储器页的示意图；
[0013]图6是图3中示出的存储器部分的细节的示意图；
[0014]图7是根据本公开的通用存储器单元和包含经修改JTAG单元的对应感测放大器之
间的连接的示意图；
[0015]图8示意性地示出根据本公开的存储器组件的更详细内部结构；
[0016]图9是在图6和7中示出且根据本公开修改的JTAG单元的示意图；
[0017]图10示出使用根据第1149.1号IEEE标准配置的边界扫描单元但包含图9的经修改JTAG单元的标准结构架构的示意图。
具体实施方式
[0018]参考那些图，本文将公开涉及非易失性存储器装置或组件和用于此类存储器装置的主机装置的设备和方法。
[0019]根据本公开的实施例，利用专门用于制造快闪存储器装置的技术实现独立存储器装置或组件100。这种新的存储器组件100关联并连接到与此结构部分重叠的SoC结构110，而SoC结构的对应半导体区域用于其它逻辑电路并用于为重叠的结构独立存储器部分提供支持。
[0020]本文中公开了可以改进存取时间的非易失性存储器结构100。在任何情况下，片上系统110和相关联存储器装置都在通过不同光刻工艺获得的相应裸片上实现。
[0021]如图1所示，根据本公开，利用专门用于制造快闪存储器装置的技术将存储器组件100构造为在单个裸片中实现的单独装置。存储器组件100是独立结构，但它绝对与主机装置或SoC结构相关联。更具体地说，存储器装置100关联并连接到与此类结构部分重叠的SoC结构110，而SoC结构的对应半导体区域用于其它逻辑电路并用于为部分重叠的结构独立存储器装置100提供支持，举例来说通过多个导柱130或其它类似的替代连接(例如，球栅)或利用类似于倒装芯片的技术来进行。
[0022]为了将芯片安装到外部电路系统(例如，电路板或另一芯片或晶片)，将芯片翻转，使得其顶部侧面朝下，并且将衬垫彼此对准，使得它的衬垫与外部电路上的匹配衬垫对准。然后，将焊料回焊来完成互连。
[0023]最终配置将是面对面的互连SoC/快闪阵列，其中在直接存储器存取配置中，感测放大器将连接到SoC。
[0024]最终，存储器装置是根据用户的需要制造的，其值范围可能会根据可用技术而有所不同，例如从至少128兆位到512兆位甚至更高，对申请人的权利没有任何限制。更确切地说，所提议的外部架构允许超越当前eFlash(即嵌入式快闪技术)的限制，从而允许集成更大的存储器，因为它可以是512兆位和/或1千兆位和/或更多，具体取决于存储器技术和技术节点。
[0025]在本公开的一个实施例中，SoC结构110的存储器组件100包含至少一存储器部分和用于与所述存储器部分和SoC结构110交互的逻辑电路部分。逻辑电路140集成在SoC结构110中，以与存储器组件100的逻辑电路部分合作。
[0026]更一般来说，与SoC结构110的较大尺寸相比，存储器组件100具有微小的尺寸，术语“部分重叠”意指存储器组件100仅部分地或不完全地覆盖SoC结构110的区域。但是，也可以支持较大尺寸的存储器组件100，并且其可与SoC结构的衬垫互连，以保持其互连件或互连衬垫的位置和位错。
[0027]在本公开的一个实施例中，存储器组件100的衬垫的布置已在存储器组件100的表
面上实现。更确切地说，衬垫布置在阵列上方，使得在存储器组件100颠倒时，其衬垫面向SoC结构110的对应衬垫。在熟知的片上系统装置中被嵌入式非易失性存储器部分占用的半导体区域120专用于与存储器组件100的衬垫相对应的互连衬垫的壳体。
[0028]作为替代方案，如果采用面对面耦合，那么一堆相同尺寸的存储器组件可以重叠，从而实现堆叠结构，其中每个独立组件由SoC结构110的逻辑电路系统通过对应的识别地址来寻址。
[0029]先前在已知解决方案中被嵌入式存储器部分占用的半导体区域120现在用于实施额外功能，并使半导体装置准备好用于衬垫上逻辑(Logic Over Pads)技术。表达“衬垫上逻辑”意指提供与位于由半导体成品(即SoC结构110)表示的第一或基础层内部的一些连接衬垫重叠的逻辑电路系统。在扩展SoC中的存储器的情况下，所述技术将在SoC硅和快闪阵列中在存储器上方提供衬垫。
[0030]因此，存储器组件100表示耦合并互连到基础SoC结构110的上层，但具有更大容量，并且可以覆盖大于半导体区域120的半导体区域。
[0031]此外，为了使SoC结构110更好地运行，图1的逻辑电路部分140(其在熟知的SoC装置中包本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器装置，其具有经改进感测结构且包含：
‑
存储器阵列，其包括多个存储器单元子阵列且在存储器块中构造；
‑
感测放大器，其耦合到所述存储器单元；
‑
经修改JTAG单元，其并行耦合到所述感测放大器的输出且以扫描链结构串行互连，由此集成JTAG结构和所述感测放大器。2.根据权利要求1所述的存储器装置，其中与每个子阵列相关联的扫描链结构经互连以形成唯一链作为边界扫描寄存器。3.根据权利要求2所述的存储器装置，其中所述边界扫描寄存器包括用于测试所述感测放大器的互连的测试结构。4.根据权利要求1所述的存储器装置，其中所述经修改JTAG单元包含串行和并行输入和输出，以及插入在所述并行输入和输出之间的至少几个额外锁存器，所述锁存器用于在从子阵列读取后续存储器页之前先加载存储器页。5.根据权利要求1所述的存储器装置，其中所述扫描链结构包括数据缓冲器，所述数据缓冲器配置成在从所述存储器阵列读取第二数据页时一次包含至少一存储器数据页。6.根据权利要求5所述的存储器装置，其中所述数据页包含至少N个数据单元、M个地址单元和R个ECC单元。7.根据权利要求6所述的存储器装置，其中所述数据页包含至少一百六十八(128)个位。8.根据权利要求1所述的存储器装置，其中通用子阵列的输出配置成组合N个数据单元、M个地址单元和R个ECC单元。9.根据权利要求8所述的存储器装置，其中N+M+R是至少168位。10.根据权利要求1所述的存储器装置，其中所述存储器阵列包含非易失性存储器单元。11.根据权利要求1所述的存储器装置，其中所述存储器阵列的所述感测放大器在直接存储器存取配置中通过所述扫描链结构连接到SoC结构。12.一种存储器装置，其构造为独立的半导体装置且包含至少一存储器阵列和至少一JTAG逻辑接口部分，用于通过至少一通信信道与片上系统(SoC)结构交互，并且包括：
‑
存储器阵列，其包括多个存储器单元子阵列且在存储器块中构造；
‑
感测放大器，其耦合到所述存储器单元和所述通信信道；
‑
经修改JTAG单元，其并行耦合到所述感测放大器的输出且以扫描链结构串行互连，从而集成JTAG结构和所述感测放大器。13.根据权利要求12所述的存储器装置，其中与每个子阵列相关联的扫描链结构经互连以形成唯一链作为边界扫描寄存器。14.根据权利要求13所述的存储器装置，其中所述边界扫描寄存器是用于测试所述感测放大器的互连的测试结构。15.根据权利要求12所述的存储器装置，其中所述经修改JTAG单元包含串行和并行输入和输出，以及插入在所述并行输入和输出...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：