一种用于DDR5抑制串扰的布线结构及PCB电路制造技术

本实用新型专利技术提出一种用于DDR5抑制串扰的布线结构，包括平行设置的第一传输线和第二传输线，所述第一传输线背向第二传输线的一侧以及第二传输线背向第一传输线的一侧分别间隙设有异形凸起，所述第一传输线的异形凸起和第二传输线的异形凸起对称布置，所述异形凸起的顶部为平面且两侧为弧面。本实用新型专利技术还提出一种PCB电路，包括PCB板和设置于PCB板上的布线结构，所述布线结构为所述的用于DDR5抑制串扰的布线结构。本实用新型专利技术在不影响体积的前提下使得传输线的容性串扰变大，进而抵消感性串扰，从而使得负载端的串扰最小。从而使得负载端的串扰最小。从而使得负载端的串扰最小。

【技术实现步骤摘要】
一种用于DDR5抑制串扰的布线结构及PCB电路


[0001]本技术涉及电子领域，尤其涉及一种用于DDR5抑制串扰的布线结构及PCB电路。

技术介绍

[0002]随着5G、AI、自动驾驶等一些先进的技术出现，对服务器处理数据的速度越来越高。现在的DDR4的访问速率以及容量已经满足不了要求，需要用到JEDEC最新推出的DDR5标准。DDR5的访问速率达到6400MT/s，单颗粒存储密度达到64Gb，以及出线密度更大等特点。所以未来单板的走线更密，速率更高，串扰更大等问题，进而影响到信号质量，使得整个系统工作受到影响。
[0003]对于高速、高密度布线，现有方法主要是通过增加线间距、降低耦合长度、减少信号走线阻抗、加防护线等方法去减少串扰的。
[0004]如图1所示，目前的走线结构中，芯片下面从焊球之间扇出的走线为两条平行的传输线，当前在进行高速密集走线时，由于其串扰特别大导致系统不可靠，为使串扰减少，需要减少叠层厚度或者增加PCB板的面积，导致传输线间距变大，单位面积走线变小。因此需要一种更加优化方案来减少高速、高密集布线引起的串扰本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于DDR5抑制串扰的布线结构，其特征在于，包括平行设置的第一传输线(1)和第二传输线(2)，所述第一传输线(1)背向第二传输线(2)的一侧以及第二传输线(2)背向第一传输线(1)的一侧分别间隙设有异形凸起(3)，所述第一传输线(1)的异形凸起(3)和第二传输线(2)的异形凸起(3)对称布置，所述异形凸起(3)的顶部为平面且两侧为弧面。2.根据权利要求1所述的用于DDR5抑制串扰的布线结构，其特征在于，相邻异形凸起(3)的弧面平滑连接形成凹槽(4)。3.根据权利要求2所述的用于DDR5抑制串扰的布线结构，其特征在于，所述凹槽(4)为圆弧槽。4.根据权利要求3所述的用于DDR5抑制串扰的布线结构，其特征在于，所述第一传输...

【专利技术属性】
技术研发人员：周曦，卢旭东，李晶，
申请(专利权)人：飞腾信息技术有限公司，
类型：新型
国别省市：