低K技术中的铜通孔制造技术

在具有铜互连和低ｋ层间电介质的集成电路中，发现热处理后开路的问题，通过Ｔｉ第一衬层（４２）、随后的ＣＶＤ　　ＴｉＮ保形衬层（４６）、依次随后的ＴＡ或ＴａＮ最终衬层（４８）解决该问题，从而增强通孔和底铜层之间的粘附力，同时把由Ｔｉ和铜之间合金化引起的电阻增加减小到可接受的值。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术的领域是利用铜金属化和低k电介质形成集成电路的领域。
技术介绍
在具有氧化物的铜领域中，现有技术已经开发了一组兼容材料，从而形成包含铜的沟槽和通孔的衬里。衬里(lining)必须粘附在电介质上和阻止扩散。通常，在氧化物电介质电路中，双镶嵌结构(dual damascenestructure)结合连接到下平面的通孔与水平互连部件，包括Ta或TaN粘结层、防止铜扩散的TaN阻挡层和铜籽晶淀积之前的Ta或TaN顶层。当半器件的尺寸继续缩小时，金属互连的RC延迟成为器件速度的主要限制因素。为了解决该问题，在低k电介质材料(减小金属线路之间的电容C)中进行铜互连(减小电阻R)成为将器件缩小为深亚微米尺寸的半导体工业的关键问题。进行铜低k金属化工艺最经济的方法是在使用具有金属通孔和金属线路的双镶嵌结构，在一个工序中腐蚀和用铜金属填充通孔和金属线路。通过CMP(化学机械抛光)除去过量的铜。在双镶嵌结构中，金属通孔和金属线路都需要铜金属和介质材料之间的阻挡层(或多层)。该阻挡层称为衬层(liner)。该衬层有两个作用作为铜扩散阻挡层，防止铜扩散到介质材料中，作为铜金属通孔和底金属线路(由铜或W组成)之间的接触层。在SiO2介质(不认为是低k介质材料)中的铜双镶嵌金属结构领域中，现有技术已经开发了一组用于衬层的可相容材料，例如Ta、TaN以及CVD TiN。已发现Ta具有与Cu金属良好的粘附性，CVDTiN更好地覆盖在线路和通孔的侧壁上，尤其适于高长宽比结构。但是，在于低k介质材料中形成铜金属互连的领域中，产生了新的问题在SiO2介质中的铜金属互连中不具有对应物(counterpart)。例如，低k介质之一，如SiLK具有几种材料性质，该材料性质不存在于SiO2中。SiLK是聚合物材料，且主要由C制成。SiLK还是具有很高的热膨胀系数的软材料。因为SiLK材料的这些独特特性，对那种材料中铜金属互连的要求，如通孔侧壁的覆盖以及衬层和底金属(Cu或W金属)之间的粘结，不同于用SiO2介质材料的铜金属中相应的要求。此外，通孔和金属线的尺寸减小，同时通孔的长宽比相应增加，这样的事实对于双镶嵌结构增加额外的对衬层的要求。
技术实现思路
本专利技术涉及使用低k电介质的铜互连电路的结构和材料的结合，提供通孔的底部和下层铜互连部件之间需要的粘附力，以及足够低的电阻。本专利技术的特点是通孔底部和下层互连之间的粘附力足以承受由热循环所引起的应力。本专利技术另一特点是通过Ti层的吸气作用减小通孔底部上的碳污染。本专利技术的又一个特点是仅在通孔底部小的区域中形成高强度、较高电阻的Ti-Cu合金，由此限制互连的电阻值。附图说明图1示出了根据本专利技术的部分互连。图2示出了根据现有技术的部分互连。具体实施例方式在对结合铜金属化与低k电介质(例如来自Dow的SiLK)的集成电路进行测试时，发现一个意外的问题。与具有氧化物层间介质的铜互连的现有技术工作比起来，在热循环后发生断开通孔的不能接受的高失效率。该问题的原因是通孔底部和下层铜部件之间机械分开。该问题只能在通孔的横向尺寸缩小(和它们的长宽比增加)时增加。现在参考图2，示出了根据现有技术的典型通孔。下层介质层20放置在硅衬底10上。第一铜层30从左向右延伸。常规阻挡层32，称为覆盖层，如SiN，淀积在铜层30上。在图的中心，通孔从铜层50向下延伸与层30接触。用CVD TiN衬层62和Ta衬层64的常规组合形成铜的衬里。在说明性的实施例中，在200nm标称基准(ground rule)的工艺中，介质层40的厚度标称为620nm，通孔尺寸标称为200nm乘200nm，长宽比标称为3。当尺寸缩小时，长宽比(因此通孔底端的键合应变)将增加。已经发现这些组合，尽管在任何热应力之前令人满意，但在300℃下100分钟后产生不能接受的高失效率。标称的温度范围是-60℃至+200℃。该失效率的原因已确定为通孔底部机械分开。SiLK的热膨胀系数比铜大五倍，以致当电路温度上升时，层间电介质在通孔底端的结点上施加大的应力。该分开的至少一个原因是腐蚀通孔的先前步骤中从低k电介质放出碳(放气)。这些碳通过常规清洁工艺如溅射清洁不能完全除去，且干扰铜的顶面和衬层底面之间形成良好键合。此外，当晶片暴露于空气时，氧可以被吸附在通孔露出的底部上。这些效应的结合削弱了TaN和铜之间本已低强度的键合，且在热应力条件下产生开路的现象。在结合铜互连和低k电介质的有利特点时产生一个难题。现在参考图1，展示了本专利技术的实施例，其中用溅射的Ti组成的第一衬层42代替衬层62和64，在通孔底端标称厚度为10nm-20nm。当溅射的Ti没有很好地覆盖垂直表面时，侧面上的Ti覆盖小于底端。如下文将说明，覆盖上的这些差异不是问题。在通孔底端的部分下层的铜层用数字44表示，表示电阻率显著高于铜的Cu-Ti合金。因此本领域的技术人员不考虑使用Ti作为底衬层，因为它增加通孔通路的总电阻。如下所讨论，通过其他优点克服这些缺点。然后，在标准条件，淀积标称5nm-10nm厚的CVD TiN(通过化学气相淀积进行淀积)衬层46。该层是保形的并补偿第一层覆盖上的欠缺。有利地，CVD TiN很好地粘附在SiLK上，从而Ti第一层在通孔壁上的更少覆盖没有问题。TiN衬层46也覆盖上层的互连的水平表面上的Ti第一层。这具有防止部分Ti层42与铜反应从而形成具有较高电阻的合金的优点。Ti能与铜反应的唯一位置在用数字44表示的区域中通孔的底部。因此高阻合金限制为小的区域，且不显著影响互连的总电阻。最终衬层是Ta层48，标称为25nm厚，用来增强TiN衬层和铜互连部件之间的键合。也可以使用TaN。试验结果表明根据本专利技术的通孔结构显著地减小失效率。而且，较厚的Ti层(10nm代替5nm)比薄层产生更低的通过通孔通路的总电阻，即使较厚的Ti-Cu合金的电阻更大。普遍认为，当使用更厚的Ti层时，通孔底端空洞的数目减小引起违背直观(counter-intuitive)的结果。在操作中，照常淀积和构图第一铜互连层30。也照常淀积第一介质层40。然后，优选用双镶嵌工艺，腐蚀一组通孔穿过层间电介质。放置三个衬层42，46以及48的组，如果愿意，通过常规CMP除去沟道外部的第二铜层50。放置和构图第二铜层50。需要时重复该工艺直到所有铜层都放置。可选的方法是在最初的纯Ti中加入最后添加的氮气混合物，以便得到的层是具有朝层的顶部N梯度增加的Ti(N)，因此对CVDTiN层提供更好的粘附性。尽管已经通过单个优选实施例描述了本专利技术，但是在以下权利要求的精神和范围内，本领域的技术人员将认识到本专利技术可以以各种方式实施。工业实用性本专利技术用于集成电路制造领域，具体用在具有铜金属化和低k电介质的集成电路中。本文档来自技高网...

【技术保护点】
一种在集成电路中形成铜互连的方法，包括以下步骤：　　　　（ａ）淀积和构图第一铜互连层（３０）；　　　　（ｂ）淀积第一低介电常数层间介质层（４０）；　　　　（ｃ）形成一组通孔，所述通孔穿过所述的第一低介电常数层间介质层，中止在所述第一铜互连层上；　　　　（ｄ）在所述的通孔组内淀积Ｔｉ第一衬层（４２）；　　　　（ｅ）在所述的通孔组内淀积ＣＶＤ　　ＴｉＮ第二衬层（４６）；　　　　（ｆ）在所述的通孔组内淀积由Ｔａ或ＴａＮ组成的第三衬层（４８）；　　　　（ｇ）淀积和构图第二铜互连层（５０）。

【技术特征摘要】
US 2001-1-11 09/759,0151.一种在集成电路中形成铜互连的方法，包括以下步骤(a)淀积和构图第一铜互连层(30)；(b)淀积第一低介电常数层间介质层(40)；(c)形成一组通孔，所述通孔穿过所述的第一低介电常数层间介质层，中止在所述第一铜互连层上；(d)在所述的通孔组内淀积Ti第一衬层(42)；(e)在所述的通孔组内淀积CVD TiN第二衬层(46)；(f)在所述的通孔组内淀积由Ta或TaN组成...

【专利技术属性】
技术研发人员：史蒂文H伯特切尔，赫伯特L霍，马克霍因凯思，李贤求，王允愈，黄洸汉，
申请(专利权)人：国际商业机器公司，英芬能技术北美公司，
类型：发明
国别省市：US[美国]