高耐电压的半导体器件以及制造该器件的方法技术

一种高耐电压半导体器件，它具有在一种导电类型半导体层中的栅极，漏极扩散层和源极扩散层，位于漏极扩散层和栅极之间的厚栅极绝缘层，以及在包括有漏极扩散层的区域中的相反导电类型的低浓度偏移扩散层。比半导体层具有更高浓度的一种导电类型掩埋层直接提供于与偏移扩散层的深度几乎相同的栅极之下。掩埋层分散了位于漏极结的电场集中，从而确保了高耐电压。

【技术实现步骤摘要】

本专利技术涉及包括有高耐电压MOS晶体管的半导体器件，以及制造该器件的方法。
技术介绍
当将10V、100V等高电势施加到驱动LCD(液晶显示器)或PDP(等离子显示板)的半导体器件的输出级时，试图增加组成输出级的MOS晶体管的耐电压。图1示出了用于该目的的现有高耐电压MOS晶体管的一个例子(日本专利公开发表号No.H11-163336/1999)。N沟道MOS晶体管是在由形成于硅的P型半导体衬底201中的厚绝缘层(LOCOS层)202所限定的器件形成区域中形成的。MOS晶体管具有形成于半导体衬底表面上的栅极氧化层203和栅极204，以及分别形成于栅极204的两侧的高浓度N型漏极扩散层205和高浓度源极扩散层206。在MOS晶体管中，为了提高漏极耐电压，作为厚栅极绝缘层的LOCOS层202a是在位于栅极204和漏极扩散层205之间的沟道区域部分中的衬底表面上形成的，并且低浓度P型场缓和扩散层207是在包括有漏极扩散层205和一部分沟道区域的区域中形成的。在图1中，“231”表示中间绝缘层，“232”表示接触栓塞，并且“233”表示第一布线层。在高耐电压MOS晶体管中，由LOCOS层202组成的厚栅极绝缘层能够确保位于栅极204和漏极扩散层205之间存在较长的导电长度，并且场缓和扩散层207能够限制当将电势施加于漏极扩散层205时所产生的耗尽层的扩展。这样可以减轻漏极结或位于场缓和扩散层207和半导体衬底201之间的结的电场集中，并且阻止由于电场崩溃所发生的电流泄漏，从而提高了漏极耐电压。日本专利公开发表号No.H11-163336/1999也讲述了用于形成具有中间浓度以减轻场缓和扩散层中电场的扩散层的技术，以便进一步增强耐电压。不过，本专利技术人发现，即使在这种具有场缓和扩散层207的MOS晶体管中，当将用于驱动LCD或PDP的高电势施加到漏极时，电场集中发生于场缓和扩散层207和沟道区域之间边界上的半导体衬底的表面部分上，并且使得很难达到所需的高耐电压。为了提高耐电压和达到MOS晶体管中所要求的高耐电压，例如，可以增加LOCUS层202a的长度，以使得位于栅极204和漏极扩散层205之间的导电长度更长，或者将场缓和扩散层207朝向沟道区域延伸，从而削弱场缓和扩散层207上的电场。不过，这种方案增加了漏极扩散层205和沟道区域的尺寸，从而使得MOS晶体管的尺寸更大，这就阻碍了半导体器件的更高集成度。双向MOS晶体管也被提了出来，它具有场缓和扩散层，形成于漏极扩散层和源极扩散层之上，并且具有厚栅极绝缘层，不仅形成于漏极扩散层之上，还形成于源极扩散层和栅极之间。在这种双向MOS晶体管中，增大位于源极一侧和漏极一侧的场缓和扩散层或者使厚栅极绝缘层更长以增加耐电压，会使得器件的尺寸更大。
技术实现思路
因此，本专利技术的目标是提出一种用于增加耐电压同时不会增加MOS晶体管尺寸的半导体器件，以及制造该半导体器件的方法。根据本专利技术的一个方面，提出了一种高耐电压的半导体器件，它所包括的MOS晶体管具有形成于一种导电类型半导体层之上的栅极，以及位于半导体层表面上的相反导电类型的源极扩散层和漏极扩散层，并且其中位于漏极扩散层和栅极之间的栅极绝缘层的该部分比其他部分形成得更厚，并且相反导电类型的低浓度偏移扩散层形成于包含有漏极扩散层的区域中。在半导体器件中，比半导体层具有更高浓度的一种导电类型掩埋层以比偏移扩散层的深度更浅的深度直接形成于半导体层中的栅极之下。在其中位于源极扩散层和栅极之间的栅绝缘层的该部分比其他部分形成得更厚并且偏移扩散层形成于包含有漏极扩散层的区域中的这种MOS晶体管中，掩埋层形成于夹在两个偏移扩散层之间的区域中。最好是掩埋层形成的深度几乎与偏移扩散层的深度相同。另外，最好是栅极绝缘层中较其他部分更厚的这一部分具有通过局部氧化半导体层表面而获得的局部氧化层(LOCUS层)或者通过掩埋形成于半导体层表面的凹槽中的绝缘体而形成的绝缘层(STI层)。最好是高耐电压半导体器件应进一步包括一种导电类型的防护扩散层，以便将MOS晶体管从附近的器件中绝缘孤立出来，以及一种导电类型掩埋层，形成于位于偏移扩散层和防护扩散层之间的半导体层中，并且浓度比半导体层更高。根据本专利技术的半导体器件，掩埋层以比偏移扩散层的深度更浅的深度直接形成于MOS晶体管的沟道区域之下，它具有位于至少在漏极扩散层和栅极之间的厚栅极绝缘层，并且具有位于包含有漏极扩散层的区域中的低浓度偏移扩散层。掩埋层影响偏移扩散层中杂质的浓度分布，以便浓度分布在沟道区域一侧发生变形。特别地，掩埋层的一部分与偏移扩散层平面地重叠，使得浓度分布的变形很明显，这会在位于偏移扩散层和沟道区域之间的结区域，即偏移扩散层的沟道一端在深度方向上，分散电场集中。这减缓了离子峰值，因此获得了MOS晶体管的高耐电压。在偏移扩散层也形成于源极扩散层一侧的情况下，高耐电压同样可以通过在偏移扩散层的沟道一侧分散电场集中而获得。进一步地，高耐电压也可以通过在其一端具有偏移扩散层的防护区域中分散电场集中而获得。在沟道区域下直接形成高浓度的技术已有讲述，例如在日本专利公开发表号H10-50992/1998中。该技术通过在具有漏极扩散层和漏极低浓度扩散层的MOS晶体管的栅极下面直接形成掩埋层，抑制了漏极耗尽层的延伸，从而限制了短沟道影响。由于该技术被应用于其中在漏极扩散层和栅极之间没有厚绝缘层的MOS晶体管中，因此很难预测因漏极低浓度扩散层对于浓度分布的影响而引起的本专利技术对于电场集中分散的影响。进一步地，该技术通过使用用于形成栅极的掩模来形成掩埋层，并且通过使用稍后形成的栅极进行自对准来形成漏极低浓度扩散层。结果，掩埋层和漏极低浓度扩散层在形成时不会产生平面重叠，使掩埋层的杂质对于漏极低浓度扩散层的浓度分布的影响很小。这使得很难预计对位于漏极低浓度扩散层的沟道一端的电场集中的减轻效果。根据本专利技术的另一方面，提出了制造包括有具有栅极、源极扩散层和漏极扩散层的MOS晶体管的半导体器件的方法。该制造方法包括步骤有在用于分别限定在一种导电类型半导体层的表面上的器件形成区域和在沟道区域中的漏极扩散层侧区域的区域中有选择地形成器件孤立绝缘层和厚栅极绝缘层；通过在包括有在器件形成区域中的漏极扩散层的区域并且延伸至直接位于栅极下面区域的一部分的区域中注入一种相反导电类型的杂质来形成低浓度偏移扩散层；通过使用掩模，在直接位于栅极之下的区域中有选择地注入用于阈值调整的杂质；通过使用掩模，在直接位于具有比偏移扩散层的深度更浅的深度的栅极下面的半导体层中注入一种导电类型杂质来形成高浓度掩埋层；在半导体层的表面上形成栅极氧化层和栅极；以及通过使用栅极，在半导体层中有选择地注入相反导电类型的杂质来形成源极扩散层和漏极扩散层。在本专利技术的制造方法中，厚栅极绝缘层形成于沟道区域中的源极侧区域中，并且偏移扩散层也可形成于包含有源极扩散层并且延伸到直接位于栅极之下的区域的一部分中的区域中。最好是在形成掩埋层的步骤中，形成的掩埋层应该与偏移扩散层有部分重叠。进一步地，最好是注入离子所使用的能量应该能够使掩埋层形成的位置几乎与偏移扩散层的深度相同。由于本专利技术的制造方法能通过使用用于离子注入处理的掩模来形成掩埋层，以用于现有MOS晶体管的本文档来自技高网...

【技术保护点】
一种包括有ＭＯＳ晶体管的高耐电压半导体器件，包括：一种导电类型的半导体层；所述ＭＯＳ晶体管的栅极，形成于所述半导体层上；所述ＭＯＳ晶体管的相反导电类型的源极扩散层和漏极扩散层，形成于所述半导体层表面上；所述Ｍ ＯＳ晶体管的栅极绝缘层，其位于所述漏极扩散层和所述栅极之间的部分比其他部分形成得更厚；所述相反导电类型的偏移扩散层，形成于包含有所述漏极扩散层的区域中，并且具有较低的浓度；以及所述一种导电类型的掩埋层，以比所述偏移扩散层的深 度更浅的深度直接形成于所述半导体层中的所述栅极之下，并且比所述半导体层具有更高的浓度。

【技术特征摘要】
JP 2003-5-9 131017/20031.一种包括有MOS晶体管的高耐电压半导体器件，包括一种导电类型的半导体层；所述MOS晶体管的栅极，形成于所述半导体层上；所述MOS晶体管的相反导电类型的源极扩散层和漏极扩散层，形成于所述半导体层表面上；所述MOS晶体管的栅极绝缘层，其位于所述漏极扩散层和所述栅极之间的部分比其他部分形成得更厚；所述相反导电类型的偏移扩散层，形成于包含有所述漏极扩散层的区域中，并且具有较低的浓度；以及所述一种导电类型的掩埋层，以比所述偏移扩散层的深度更浅的深度直接形成于所述半导体层中的所述栅极之下，并且比所述半导体层具有更高的浓度。2.如权利要求1所述的高耐电压半导体器件，其中位于所述源极扩散层和所述栅极之间的所述栅极绝缘层的该部分也比其他部分形成得更厚；所述相反导电类型的低浓度偏移扩散层形成于包括有所述源极扩散层的区域中；以及所述掩埋层位于夹在漏极侧和源极侧两个偏移扩散层之间的区域中。3.如权利要求1或2所述的高耐电压半导体器件，其中所述掩埋层形成的深度几乎与所述偏移扩散层的深度相同。4.如权利要求1或2所述的高耐电压半导体器件，其中所述掩埋层的形成方式是部分地与所述偏移扩散层发生重叠。5.如权利要求1或2所述的高耐电压半导体器件，其中所述栅极绝缘层中的较厚部分具有通过局部氧化所述半导体层表面而获得的局部氧化层、或者通过掩埋形成于所述半导体层的所述表面中的凹槽中的绝缘体而形成的绝缘层。6.如权利要求1或2所述的高耐电压半导体器件，进一步包括所述一种导电类型的防护扩散层，以便将所述MOS晶体管从附近的器件中绝缘孤立出来，以及所述一种导电类型的掩埋层，形成于位于所述偏移扩散层和所述防护扩散层之间的所述半导体层中，并且浓度比所述半导体层更高。7.一种制造包括有MOS晶体管...

【专利技术属性】
技术研发人员：饭田健，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]