【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路制造方法，特别涉及半导体集成电路中。
技术介绍
场效晶体管(FET)通常包括在半导体衬底上形成的绝缘层，形成在绝缘层上的多晶硅栅极，形成在半导体衬底内的一对源极/漏极区，以及形成在栅极绝缘层下方且以该源极/漏极区分隔的沟道区。在场效晶体管制造工艺中，传统闪存技术包括电路源极/栅极电子对的金属化制造工艺。金属化制造工艺包括在半导体衬底上设置的已构图的屏蔽层，并曝露出形成于半导体衬底内的源极或漏极区。特别是，以传统的光蚀刻技术形成通过已构图的屏蔽层的开口，接着在开口内淀积接触金属。然而，在深微米电弧(deep sub-micronflash)制造工艺中，由于半导体衬底上组件密度较高，组件尺寸较小，集成电路微型化；因此，形成金属接点的开口尺寸必须更小，以致于可能难以对准。为减低掩模对准公差的限制，使用自对准接触(SAC)技术，实现掩模精密对准。图1是显示现有闪存单元10的剖面图。闪存单元10形成于半导体衬底12上，包括栅叠置结构14，形成在半导体衬底12上、淀积在栅叠置结构14上的栅极绝缘层16，形成在半导体衬底12内的源极/漏极对1...
【技术保护点】
【技术特征摘要】
1.一种自对准接触窗形成方法，包括在半导体衬底上至少一栅叠置结构；在该半导体衬底和该栅叠置结构上，形成第一介电层；在该第一介电层上形成第二介电层，该第二介电层相对于该第一介电层具有蚀刻选择性；蚀刻该第二介电层，以曝露出形成于该栅叠置结构的顶表面和至少一部分该栅叠置结构侧壁上部的该第一介电层；除去已曝露的该第一介电层；以及在该栅叠置结构的侧壁上形成第三介电层。2.如权利要求1所述的自对准接触窗形成方法，还包括形成一形状相同的第一介电层。3.如权利要求1所述的自对准接触窗形成方法，其中，该栅叠置结构的形成步骤包括在该半导体衬底上形成栅极绝缘层；在该栅极绝缘层上形成第一金属层；在该第一金属层上形成第四介电层；以及在该第四绝缘层上形成第二金属层。4.如权利要求第1项所述的自对准接触窗形成方法，其更包括形成一氧化硅层，做为该第一介电层。5.如权利要求1所述的自对准接触窗形成方法，还包括形成一氮化硅层，做为第二介电层。6.如权利要求1项所述的自对准接触窗形成方法，其更包括形成一氮化硅层，做为该第三介电层。7.如权利要求1所述的自对准接触窗形成方法，其中形成该第一介电层步骤包括氧化该栅叠置结构和该半导体衬底。8.如权利要求7所述的自对准接触窗形成方法，其中，氧化该栅叠置结构步骤包括以氧气以及氢气进行快速热处理工艺。9.如权利要求6所述的自对准接触窗形成方法，其中，氧化该栅叠置结构步骤包括以氧气以及氢气进行就地流束产生程序。10.如权利要求1所述的自对准接触窗形成方法，还包括形成一第四介电层于该第三介电层及该半导体衬底上，该第四介电层相对该第三介电层选择性蚀刻。11.如权利要求10所述的自对准接触窗形成方法，还包括蚀...
【专利技术属性】
技术研发人员：郑培仁，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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