制作沟渠电容浅沟绝缘的方法技术

一种沟渠电容浅沟绝缘的制作方法，包含有：　　　　提供一半导体基底，其上具有一硬掩膜，其中该半导体基底表面区分为逻辑区域（ｌｏｇｉｃ　　ａｒｅａ）以及存储数组区域（ｍｅｍｏｒｙ　　ａｒｒａｙ　　ａｒｅａ），该存储数组区域内已制作有多个深沟渠电容结构，各该深沟渠电容结构包含有电容电极、电容介电层、电容下电极（ｓｔｏｒａｇｅ　　ｎｏｄｅ）以及颈氧化（ｃｏｌｌａｒ　　ｏｘｉｄｅ）层；其特征是：　　　　于该半导体基底上沉积一介电层；　　　　将该介电层平坦化至该硬掩膜表面，剩余的介电层则填满该深沟渠电容结构上方的凹陷缺口；　　　　于该半导体基底上沉积一缓冲层；　　　　于该缓冲层上沉积一底部抗反射层（ＢＡＲＣ）；　　　　于该底部抗反射层上形成定义有存储数组区域浅沟绝缘图案开口以及定义有逻辑区域浅沟绝缘图案开口的光阻掩膜；　　　　进行一等离子干蚀刻，经由该存储数组区域浅沟绝缘图案开口以及逻辑区域浅沟绝缘图案开口，利用该介电层以及该颈氧化层作为蚀刻掩膜，保护各该深沟渠电容结构，选择性地蚀刻该底部抗反射层、该缓冲层、该硬掩膜，最后蚀刻该半导体基底，分别形成存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟；　　　　去除该光阻掩膜以及该底部抗反射层；以及　　　　于该存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟内填入沟渠绝缘材料。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，尤指一种可与逻辑制程(logic process)兼容的。
技术介绍
随着各种电子产品朝小型化发展的趋势，DRAM组件的设计也必须符合高集成度、高密度的要求，而沟渠电容DRAM组件结构即为业界所广泛采用的高密度DRAM架构之一，其是在半导体基材中蚀刻出深沟渠并于其内制成沟渠电容，因而可有效缩小存储单元的尺寸，妥善利用芯片空间。请参阅图1至图5，图1至图5为习知制作沟渠电容浅沟绝缘的剖面示意图。如图1所示，半导体芯片1分为逻辑区域(logic area)11以及存储数组区域(memory array area)12。图一中半导体芯片1的存储数组区域12内已制作有多个深沟渠电容结构20。一般，深沟渠电容结构20的制作是先在硅基底10中藉由硬掩膜(hard mask)14蚀刻出深沟渠开口(图未示)，然后于开口内形成电容电极、电容介电层22、电容下电极(storage node)24以及颈氧化(collar oxide)层26。在深沟渠电容结构20上方形成有凹陷缺口(recess)28。如图2所示，接着，于半导体芯片1上沉积一厚约3000至4000埃的掺杂硅玻璃层32本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟渠电容浅沟绝缘的制作方法，包含有提供一半导体基底，其上具有一硬掩膜，其中该半导体基底表面区分为逻辑区域(logic area)以及存储数组区域(memory array area)，该存储数组区域内已制作有多个深沟渠电容结构，各该深沟渠电容结构包含有电容电极、电容介电层、电容下电极(storage node)以及颈氧化(collar oxide)层；其特征是于该半导体基底上沉积一介电层；将该介电层平坦化至该硬掩膜表面，剩余的介电层则填满该深沟渠电容结构上方的凹陷缺口；于该半导体基底上沉积一缓冲层；于该缓冲层上沉积一底部抗反射层(BARC)；于该底部抗反射层上形成定义有存储数组区域浅沟绝缘图案开口以及定义有逻辑区域浅沟绝缘图案开口的光阻掩膜；进行一等离子干蚀刻，经由该存储数组区域浅沟绝缘图案开口以及逻辑区域浅沟绝缘图案开口，利用该介电层以及该颈氧化层作为蚀刻掩膜，保护各该深沟渠电容结构，选择性地蚀刻该底部抗反射层、该缓冲层、该硬掩膜，最后蚀刻该半导体基底，分别形成存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟；去除该光阻掩膜以及该底部抗反射层；以及于该存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟内填入沟渠绝缘材料。2.根据权利要求1所述的制作沟渠电容浅沟绝缘的方法，其特征是将该介电层平坦化的方法是利用进行一化学机械研磨(chemical mechanicalpolishing，CMP)制程，以该硬掩膜为研磨停止层，将该介电层平坦化至该硬掩膜表面。3.根据权利要求1所述的制作沟渠电容浅沟绝缘的方法，其特征是该硬掩膜...

【专利技术属性】
技术研发人员：苏怡男，孙嘉骏，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：