芯片封装结构及其制造方法技术

提供了一种包括第一芯片堆叠和重新分布层的芯片封装结构。第一芯片堆叠包括多个第一芯片、第一模制层和至少一个第一垂直导电元件。所述多个第一芯片是顺次堆叠的，其中，所述多个第一芯片中的每者包括至少一个第一键合焊盘，并且第一键合焊盘未被所述多个第一芯片覆盖。第一模制层包封所述多个第一芯片。所述至少一个第一垂直导电元件穿过第一模制层，其中，所述至少一个第一垂直导电元件被设置到第一键合焊盘的至少其中之一上并与之电连接。重新分布层设置在第一芯片堆叠上并且电连接至所述至少一个第一垂直导电元件。所述至少一个第一垂直导电元件。所述至少一个第一垂直导电元件。

【技术实现步骤摘要】
芯片封装结构及其制造方法
[0001]本申请是申请日为2019年11月29日、申请号为201980003370.1、专利技术名称为“芯片封装结构及其制造方法”的专利申请的分案申请。


[0002]本专利技术涉及芯片封装结构及其制造方法，更具体而言涉及具有顺次堆叠的多个芯片的芯片封装结构及其制造方法。

技术介绍

[0003]在半导体制作工艺当中，封装工艺能够对诸如一个或多个芯片的半导体部件进行包封，以形成半导体封装结构，从而对半导体部件予以保护。当今，行业做出了极大努力来开发具有优良特性的封装结构。例如，在3D半导体器件(例如，3D存储器件)当中，封装结构被开发为具有诸如低成本、小尺寸、短设计时间、强保护和/或优选电特性(例如，短电连接距离)的特点。然而，常规封装结构无法同时满足上述优良特性。

技术实现思路

[0004]本专利技术提供了具有顺次堆叠的多个芯片的芯片封装结构及其制造方法。
[0005]在实施例中，芯片封装结构包括第一芯片堆叠和重新分布层。第一芯片堆叠包括多个第一芯片、第一模制层和至少一个第一垂直导电元件。所述多个第一芯片是顺次堆叠的，其中，所述多个第一芯片中的每者包括至少一个第一键合焊盘，并且第一键合焊盘未被所述多个第一芯片覆盖。第一模制层包封所述多个第一芯片。所述至少一个第一垂直导电元件穿过第一模制层，其中，所述至少一个第一垂直导电元件被设置到第一键合焊盘的至少其中之一上并与之电连接。重新分布层设置在第一芯片堆叠上并且电连接至所述至少一个第一垂直导电元件。
[0006]在另一个实施例中，提供了芯片封装结构的制造方法。所述制造方法包括：在载体板上堆叠多个第一芯片，其中，所述多个第一芯片中的每者具有至少一个第一键合焊盘，并且所述第一键合焊盘未被所述多个第一芯片覆盖；在第一键合焊盘的至少其中之一上形成将被电连接至第一键合焊盘的至少其中之一的至少一个第一垂直导电元件；形成包封所述多个第一芯片的第一模制层，以形成第一芯片堆叠，其中，所述至少一个第一垂直导电元件穿过第一模制层，并且第一芯片堆叠包括所述多个第一芯片、所述至少一个第一垂直导电元件和第一模制层；以及在第一模制层上形成将被电连接至所述至少一个第一垂直导电元件的重新分布层。
[0007]由于本专利技术的芯片封装结构的设计的原因，所述芯片封装结构具有降低的横向尺寸，并且可以缩短芯片封装结构的芯片与外部器件之间的信号传输路径。此外，能够降低芯片封装结构的设计时间和成本。另一方面，在制作工艺中，在存在芯片的偏移时，能够提高芯片封装结构的可靠性。
[0008]对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详
细描述之后，本专利技术的这些和其他目标无疑将变得显而易见。
附图说明
[0009]图1是示出了根据本专利技术的第一实施例的芯片封装结构的截面图的示意图。
[0010]图2是示出了根据本专利技术的第二实施例的芯片封装结构的截面图的示意图。
[0011]图3是示出了根据本专利技术的第三实施例的芯片封装结构的截面图的示意图。
[0012]图4是示出了根据本专利技术的第四实施例的芯片封装结构的截面图的示意图。
[0013]图5是示出了根据本专利技术的实施例的芯片封装结构的制造方法的流程图。
[0014]图6A到图6K是分别例示了根据本专利技术实施例的芯片封装结构的制造方法中的状态的示意图。
[0015]图7是示出了根据本专利技术的另一实施例的芯片封装结构的制造方法的流程图。
[0016]图8是例示了根据本专利技术的另一实施例的芯片封装结构的制造方法中的状态的示意图。
具体实施方式
[0017]尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
[0018]在本说明书和下文的权利要求书中通篇使用某些术语来指代特定部件。本领域技术人员应当理解，电子设备制造商可以用不同的名称来称呼部件。本文无意对名称不同而非功能不同的部件做出区分。在下文的描述和权利要求书中，词语“包括”、“包含”、“具有”是按照开放的方式使用的，因而应当被解释为“包括但不限于
……”
。因而，当在本公开的描述当中使用词语“包括”、“包含”和/或“具有”时，对应的特征、区域、步骤、操作和/或部件被指定为存在，但不局限于一个或多个所述对应特征、区域、步骤、操作和/或部件的存在。
[0019]应当指出，在说明书中提到“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
[0020]一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，这至少部分地取决于语境。
[0021]应当容易地理解，应当按照最宽的方式解释本公开中的“在
……
上”、“在
……
以上”和“在
……
之上”，使得“在
……
上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在
……
以上”或者“在
……
之上”不仅意味着在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
[0022]此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对
术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
[0023]文中使用的“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶片等形成。
[0024]文中使用的“层”一词可以指包括具有厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装结构，包括：芯片堆叠，包括：被堆叠在一起的多个芯片，所述多个芯片中的每一芯片包括未被所述多个芯片覆盖的键合焊盘；包封所述多个芯片的模制层；以及从所述模制层的表面延伸至并且耦合至所述键合焊盘的垂直导电元件；以及在所述模制层之上的重新分布层，所述重新分布层具有：耦合到所述垂直导电元件的导电层；以及在所述导电层上并且部分露出所述导电层的绝缘层。2.根据权利要求1所述的芯片封装结构，还包括：通过所述绝缘层的开口与所述导电层的露出部分接触的焊料球。3.根据权利要求2所述的芯片封装结构，其中，所述焊料球包括在所述绝缘层的上表面的下方的部分。4.根据权利要求2所述的芯片封装结构，其中，所述焊料球电连接至所述垂直导电元件。5.根据权利要求1所述的芯片封装结构，还包括：两个或更多个焊料球，每一焊料球通过所述绝缘层的相应开口与所述导电层的相应露出部分接触。6.根据权利要求5所述的芯片封装结构，其中，所述芯片堆叠包括两个或更多个垂直导电元件，并且相邻两个垂直导电元件之间的距离比相邻两个焊料球之间的距离小。7.根据权利要求1所述的芯片封装结构，其中，所述导电层在所述模制层上展开为单个层。8.根据权利要求1所述的芯片封装结构，其中，所述导电层电连接至所述垂直导电元件。9.根据权利要求1所述的芯片封装结构，其中，所述重新分布层包括多个导电层和多个绝缘层。10.一种芯片封装结构，包括：芯片堆叠，包括：被堆叠在一起的多个芯片，其中，所述多个芯片中的每一芯片包括多个垂直取向存储单元串和键合焊盘；包封所述多个芯片的模制层；以及穿过所述模制层的垂直导电元件，其中，所述垂直导电元件被设置到所述键合焊盘上并与之电连接；以及设置在所述芯片堆叠上并且电连接至所述垂直导电元件的重新分布层。11.根据权利要求10所述的芯片封装结构，其中，所述键合焊盘包括相互重叠的两个层。1...

【专利技术属性】
技术研发人员：曾心如，陈鹏，周厚德，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：