存储阵列层和编程3D RRAM的方法技术

在硅基底上与外围电路一起形成在３Ｄ　　ＲＲＡＭ中使用的存储器阵列层；沉积和形成氧化硅、底部电极材料、氧化硅、电阻器材料、氧化硅、氮化硅、氧化硅、顶部电极以及覆盖氧化物的层。多个存储器阵列层彼此层叠形成。本发明专利技术的ＲＲＡＭ可以在单步或两步编程过程中编程。

【技术实现步骤摘要】

本专利技术涉及用于非易失存储器阵列应用的薄膜电阻存储器件，尤其涉及一种无需有源器件的电阻存储器件。
技术介绍
现有技术的电阻存储器件阵列需要在非易失存储元件上的有源器件。然而，在电阻存储器件的情况下，这些器件是一个电阻器、一个晶体管的阵列，或一个电阻器、一个二极管的阵列，这些阵列不适合在超高密度存储器集成的三维阵列中使用。在此公开的专利技术解决上述问题，因为该专利技术的存储器单元可以结合到大的存储器阵列中，并且无需有源器件。
技术实现思路
3D RRAM中使用的存储器阵列层在其上具有外围电路的硅基底上形成，该存储器阵列层包括沉积和平面化的第一氧化硅层；底部电极，由选自Pt、PtRhOx、PtIrOx以及TiN/Pt构成的材料组的材料形成；沉积的第二氧化物层，其厚度至少为底部电极厚度的1.5倍，其被平面化以达到暴露底部电极的水平；存储电阻器材料层；Si3N4层；第三氧化物层，其厚度大约为存储电阻器材料的厚度的1.5倍；进行CMP以暴露存储电阻器表面；顶部电极，由选自Pt、PtRhOxPtIrOx以及TiN/Pt构成的材料组的材料制成；覆盖氧化物层。多个存储器阵列层彼此层叠形成。单步编程3D RRAM的方法包括选择要写入的存储单元；将高电压编程脉冲施加到第一相关位线；将低电压编程脉冲施加到第二相关位线；浮动关联的字线；用半编程脉冲电压来偏置所有其它的字线；以及将所有未选位线偏置到地电位。在两步操作中编程3D RRAM的方法包括选择要写入的存储单元；将低电压编程脉冲施加到该存储单元中的第一存储电阻器；将高电压编程脉冲施加到该存储单元中的第二存储电阻器；将被选字线设置为地电位；将所有其它字线偏置到0.5VP；用脉冲幅度为-VP的负编程脉冲来偏置第一相关位线；用幅度为+VP的正编程脉冲来偏置第二相关位线；以及用0VP和0.5VP之间的编程电压来脉动所有未选存储电阻器。通过将小的电压施加到未选位的字线以提高第一相关位线和第二相关位线之间的线电压差；以及将读取电压施加到与被选存储单元相关联的字线并且检测第一相关位线和第二相关位线之间的电压差，读取本专利技术的存储器单元。本专利技术的一个目的是提供可靠的电阻性非易失存储器件，其适合无需有源器件的三维结构的超高密度的存储器阵列。提供本专利技术的概述和目的是为了能够很快地理解本专利技术的本质。通过结合附图来参考本专利技术优选实施例的详细描述，可以获得对本专利技术更加彻底的理解。附图说明图1是本专利技术的方法的框图。图2描述了将CMR存储电阻器编程到高电阻状态的条件。图3描述了将CMR存储电阻器编程到低电阻状态的条件。图4描述本专利技术的三端存储单元。图5描述了本专利技术的两端存储单元。图6是沿着字线的存储器阵列的剖面图。图7是字线之间截取的存储器阵列的剖面图。图8是沿着位线的存储器阵列剖面图。图9是图6-8的3D存储器阵列的单级示意图。图10是图9的电路的被选位的示意图，其描述了第一最坏情况读取方案。图11是图9的电路的被选位的示意图，其描述了第二最坏情况读取方案。图12是描述了最坏情况读取方案的曲线图。具体实施例方式如先前所述，现有技术的电阻存储器阵列需要有源器件，诸如二极管或晶体管，以防止阵列的存储单元之间相互作用。所以，对于三维阵列来说，每一单元需要通常位于存储器阵列中第一层之上的多晶二极管或晶体管。多晶二极管和多晶晶体管表现出高的漏电流，并且因此不适合结合到大的阵列中。可以使多晶层结晶以提高有源器件的性能并且减少漏电流，然而，结晶需要的高温度处理可能损坏位于该多晶层下面的存储元件。本专利技术通过提供不需要有源器件的电阻器存储单元来解决上述问题。现在参考图1，如图1所示的用于制作本专利技术的器件的步骤通常在10包括首先根据任何现有技术工艺制备硅基底(12)，以及在该硅基底上制作外围电路(14)。沉积厚度为大约100nm-1000nm的第一氧化硅层并通过化学机械抛光(CMP)处理将其平面化(16)。沉积并蚀刻底部电极(18)，该底部电极具有厚度大约为50nm至300nm的Pt，或者在双层电极中，具有厚度大约为10nm至200nm的TiN以及厚度大约为10nm至100nm的Pt。底部电极的材料可以包括Pt、PtRhOx、PtIrOx以及TiN/Pt。沉积厚度至少为底部电极厚度的1.5倍的第二氧化物层并将其平面化到暴露底部电极的水平(20)。沉积并蚀刻厚度为20nm至150nm的存储电阻器材料，诸如超巨磁阻(CMR)材料或其它合适的存储电阻器材料(22)。沉积Si3N4薄层，该薄层具有例如大约10nm-30nm的厚度(24)。该制作阶段的形成侧壁的可选步骤包括掩模和蚀刻，以在存储电阻器上形成Si3N4侧壁。不管是否形成侧壁，接下来的步骤是沉积厚度为存储电阻器材料厚度1.5倍的第三氧化物层(26)。对该结构进行CMP以便暴露存储电阻器表面。沉积和刻蚀厚度大约为50nm-300nm的Pt顶部电极，或Pt和TiN的双金属顶部电极，其中Pt具有大约为10nm-100nm的厚度，TiN具有大约为10nm-200nm的厚度(28)。顶部电极的材料可以包括Pt、PtRhOx、PtIrOx以及TiN/Pt。沉积和平面化厚度大约为100nm-1000nm的另外的氧化物(30)，之后沉积第二层存储器阵列的底部电极。然后重复所述过程(32)，以完成存储器阵列的第二层和随后的层。理论上，能够在硅表面上制作的存储器阵列的数量没有限制。限制在于硅晶片(silicon wafer)表面上用于感应放大器和外围电路的区域。如图2和3所示，很明显，编程CMR存储器电阻存在阈值电压。图2描述了将本专利技术的CMR存储电阻器编程到高电阻状态的条件。当施加的脉冲幅度小于4.5V时，该电阻器的电阻不改变。当施加的脉冲的幅度大于4.5V时，该电阻器的电阻随着脉冲幅度增加而增加。图3描述了将该电阻器的电阻编程到低电阻状态的条件。同样，很明显，对于每一脉冲宽度存在阈值脉冲幅度。高电阻状态和低电阻状态阈值脉冲幅度都随着CMR薄膜厚度的减少而减少。所以，能够选择一个编程脉冲幅度使得在该编程脉冲的二分之一，不管该电阻器处于高电阻状态还是处于低电阻状态，存储电阻器的电阻都不改变。对于如图4所示的三端存储单元来说，通常在34在底部具有两个电极36、38，在顶部具有一个电极40，在两个底部电极之间施加编程脉冲，顶部电极浮动，例如开路，顶部电极和阴极之间的电阻增加到高电阻状态，同时顶部电极与阳极之间的电阻减小到低电阻状态，其中A是阴极，B是阳极，以及C是地；并且其中R(AC)＝RH且R(BC)＝RL。阈值编程幅度和三端存储电阻器提供了本专利技术无有源器件的存储单元的基本结构。感应(sensing)、编程以及其它支持电路在硅基底上制作。在两端存储单元的情况下，图5通常在50描述了这种单元，其中地C(52)覆盖在阳极A(54)和阴极B(56)上。图6-8分别描述了本专利技术的三维存储器阵列沿着字线、字线之间以及沿着位线的剖面图。虽然所描述的阵列仅有三个垂直叠加的层，但是可以将任何数量的层结合到本专利技术的存储器阵列中。CMR电阻器用氧化物相隔离。在一些情况中可能需要氧扩散阻挡层，例如Si3N4、Al2O3、TiO2等等。本专利技术的目标仅在于阵列，因此，在此将不再讨论物理单元结构的细节。图9描述了一本文档来自技高网...

【技术保护点】
一种３ＤＲＲＡＭ中使用的存储器阵列层，在其上具有外围电路的硅基底上，包括：沉积和平面化的第一氧化硅层；采用选自Ｐｔ、ＰｔＲｈＯ↓［ｘ］、ＰｔＩｒＯ↓［ｘ］以及ＴｉＮ／Ｐｔ组成的材料组中的材料所形成的底部电极；第二 氧化物层，厚度至少为底部电极厚度的１．５倍，被沉积并被平面化到暴露底部电极的水平；存储电阻器材料层；Ｓｉ↓［３］Ｎ↓［４］层；第三氧化物层，厚度大约为存储电阻器材料厚度的１．５倍；进行ＣＭＰ以便暴露存储电阻器表面；　 　采用选自Ｐｔ、ＰｔＲｈＯ↓［ｘ］、ＰｔＩｒＯ↓［ｘ］以及ＴｉＮ／Ｐｔ组成的材料组中的材料所形成的顶部电极；以及覆盖氧化物层。

【技术特征摘要】
US 2003-11-24 10/7208901.一种3D RRAM中使用的存储器阵列层，在其上具有外围电路的硅基底上，包括沉积和平面化的第一氧化硅层；采用选自Pt、PtRhOx、PtIrOx以及TiN/Pt组成的材料组中的材料所形成的底部电极；第二氧化物层，厚度至少为底部电极厚度的1.5倍，被沉积并被平面化到暴露底部电极的水平；存储电阻器材料层；Si3N4层；第三氧化物层，厚度大约为存储电阻器材料厚度的1.5倍；进行CMP以便暴露存储电阻器表面；采用选自Pt、PtRhOx、PtIrOx以及TiN/Pt组成的材料组中的材料所形成的顶部电极；以及覆盖氧化物层。2.权利要求1的存储器阵列层，其中所述第一氧化硅层的厚度大约为100nm至1000nm；其中所述存储电阻器材料的厚度大约为20nm至150nm；所述Si3N4层的厚度大约为10nm至30nm；以及其中所述第三氧化物层的厚度大约为存储电阻器材料厚度的1.5倍。3.权利要求1的存储器阵列层，其中所述底部电极和顶部电极对于选自Pt、PtRhOx、以及PtIrOx形成的电极组中的电极，厚度大约为50nm至300nm，或者对于双层TiN/Pt，TiN的厚度大约为10nm至20...

【专利技术属性】
技术研发人员：许胜籐，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]