【技术实现步骤摘要】
本专利技术涉及一种双镶嵌(dual damascene)工艺,尤其是指一种应用于部分介层洞(partial-via)双镶嵌工艺中采用两阶段(two-step)去除介层洞光阻(via photo)的方法,可以有效地避免碳耗竭(carbon-de pletion)以及导线沟渠变形。
技术介绍
铜双镶嵌(dual damascene)技术搭配低介电常数(low-k)介电层为目前所知的对于高积集度、高速(high-speed)逻辑集成电路芯片制造以及针对0.18微米以下的深次微米(deep sub-micro)半导体工艺中最佳的金属内连线解决方案。这是由于铜具有低电阻值(比铝低30%)以及较佳的抗电迁(electromigration resistance)的特性,而低介电常数材料则可帮助降低金属导线之间的RC延迟(RC delay),由此可知,低介电常数材料搭配铜金属双镶嵌内连线技术在集成电路工艺中显得日益重要。其中,低介电常数材料由最初的含氟二氧化硅(F-SiO2)、有机硅玻璃(organosilicate,OSG),一直演变到目前的超低介电常数(Ultra low-k,ULK)材料(k<2.5)。如本领域的技术人员所知,制作组件最小尺寸在90纳米(nm)及以下的微影技术需使用到193nm光阻,而由于193nm光阻的蚀刻抵挡能力较差,为此,使用193nm光阻的双镶嵌工艺往往搭配使用含有金属层的硬蚀刻屏蔽,以补光阻抗蚀刻能力的不足。金属层的导入,使得去除光阻的蚀刻更加艰辛。这是由于光阻层上往往会有等离子体蚀刻所产生的金属衍生物,需要用氧化力较强的氧气等离子体 ...
【技术保护点】
一种双镶嵌工艺中两阶段去除介层洞光阻的方法,包含有下列步骤:提供一半导体基底,其上依序形成有介电层、形成于该介电层上的硬屏蔽层,以及设于该硬屏蔽层上的第一抗反射底层,其中所述硬屏蔽层至少包含有一金属层;于第一抗反射底层上形成 一沟渠光阻层,其具有导线沟渠开口可暴露出部分的第一抗反射底层;通过所述导线沟渠开口蚀刻第一抗反射底层以及硬屏蔽层,以在硬屏蔽层蚀刻一凹陷沟渠;去除所述沟渠光阻层以及第一抗反射底层; 沉积第二抗反射底层,并填满硬屏蔽层 上的凹陷沟渠;于第二抗反射底层上形成一介层洞光阻层,其具有介层洞开口暴露出部分的第二抗反射底层;通过介层洞开口蚀穿第二抗反射底层、硬屏蔽层以及蚀刻部分介电层,以在介电层蚀刻一介层洞凹陷;以及以两阶段去除介层洞光阻层, 包含有第一步骤:以惰性气体/氟烷等离子体对该介层洞光阻进行反应时间小于20秒的短时间接触,然后,进行第二步骤:以还原性气体等离子体去除剩余的介层洞光阻。
【技术特征摘要】
1.一种双镶嵌工艺中两阶段去除介层洞光阻的方法,包含有下列步骤提供一半导体基底,其上依序形成有介电层、形成于该介电层上的硬屏蔽层,以及设于该硬屏蔽层上的第一抗反射底层,其中所述硬屏蔽层至少包含有一金属层;于第一抗反射底层上形成一沟渠光阻层,其具有导线沟渠开口可暴露出部分的第一抗反射底层;通过所述导线沟渠开口蚀刻第一抗反射底层以及硬屏蔽层,以在硬屏蔽层蚀刻一凹陷沟渠;去除所述沟渠光阻层以及第一抗反射底层;沉积第二抗反射底层,并填满硬屏蔽层上的凹陷沟渠;于第二抗反射底层上形成一介层洞光阻层,其具有介层洞开口暴露出部分的第二抗反射底层;通过介层洞开口蚀穿第二抗反射底层、硬屏蔽层以及蚀刻部分介电层,以在介电层蚀刻一介层洞凹陷;以及以两阶段去除介层洞光阻层,包含有第一步骤以惰性气体/氟烷等离子体对该介层洞光阻进行反应时间小于20秒的短时间接触,然后,进行第二步骤以还原性气体等离子体去除剩余的介层洞光阻。2.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述硬屏蔽层还包含有碳化硅层以及硅氧层,而所述金属层夹于该碳化硅层以及硅氧层之间。3.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述金属层为氮化钛或氮化钽所构成。4.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述沟渠光阻层为193nm光阻。5.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述介层洞光阻层为193nm光阻。6.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述惰性气体包含有氦气、氩气、氮气。7.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述氟烷包含有四氟甲烷。8.如权利要求1所述的双镶嵌工艺中两阶段去除介层洞光阻的方法,其中所述还原性气体等离子体包含有氮气/氢气、氦气/氢气、氨气。9.如权利要...
【专利技术属性】
技术研发人员:吴至宁,连文良,李忠儒,李美龄,
申请(专利权)人:联华电子股份有限公司,
类型:发明
国别省市:71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。