在ｐ－型的半导体衬底（１）上形成ｎ－型的半导体层（２）。在半导体衬底（１）和半导体层（２）的界面形成ｎ＋型的埋入杂质区域（３）。在埋入杂质区域（３）和半导体层（２）的界面形成ｐ＋型的埋入杂质区域（４）。在埋入杂质区域（３、４）的上方，半导体层（２）的上面内形成ｎ型的杂质区域（６）。并且，在埋入杂质区域（３、４）的上方，半导体层（２）的上面内与杂质区域（６）分开形成ｐ型的杂质区域（５）。而且，杂质区域（６）的电位高于杂质区域（５）时，杂质区域（５）和埋入杂质区域（４）由耗尽层电气分离。从而，提供可以提高半导体装置厚度方向上的耐压的技术。
【技术实现步骤摘要】
本专利技术涉及半导体装置的高耐压化技术。
技术介绍
一直以来，有各式各样的有关半导体装置的高耐压化技术。例如，在非专利文献1中，提出了有关二极管元件的高耐压化技术。而且，专利文献1、2中也公开了半导体装置的高耐压化技术。非专利文献1A.W.Ludikhuize，et al.，“Improved deviceruggedness by floating buffer ring，”The 12th International Symposiumon Power Semiconductor Devices & ICs，2000，pp.153-156专利文献1特开2003-92414号公报专利文献2特开2001-237437号公报
技术实现思路
且说，非专利文献1中记载的半导体装置，存在厚度方向的耐压未能充分确保的问题。因此，本专利技术鉴于上述问题构思而成，其目的在于提供可提高半导体装置厚度方向的耐压的技术。本专利技术的半导体装置中设有p型的半导体衬底；在所述半导体衬底上设置的n型的半导体层；在所述半导体衬底和所述半导体层的界面设置的n型的第一埋入杂质区域；在所述半导体层和所述第一埋入杂质区域的界面设置的p型的第二埋入杂质区域；在所述第二埋入杂质区域上方的所述半导体层的上面内设置的n型的第一杂质区域；以及在所述第一埋入杂质区域上方的所述半导体层的上面内与所述第一杂质区域分开设置的p型的第二杂质区域。所述第一杂质区域上施加高于所述第二杂质区域的电位时，所述第二杂质区域和所述第二埋入杂质区域由耗尽层电气分离。根据本专利技术的半导体装置，第一杂质区域上施加高于第二杂质区域的电位时，由于第二杂质区域和第二埋入杂质区域被耗尽层电气分离，第二埋入杂质区域的电位成为漂移电位。因而，第二埋入杂质区域的电位受到第一杂质区域的电位影响，比第二杂质区域的电位还要升高。因此，与第二埋入杂质区域和第二杂质区域电连接而两者同电位的情况相比，第一杂质区域和其正下方的第二埋入杂质区域之间的电位差减少。结果，第一杂质区域正下方厚度方向的耐压提高。附图说明图1是表示本专利技术实施例1的半导体装置结构的部分剖视图。图2是本专利技术实施例1的半导体装置动作模拟的结果示意图。图3是本专利技术实施例1的半导体装置动作模拟的结果示意图。图4是本专利技术实施例1的半导体装置动作模拟的结果示意图。图5是本专利技术实施例1的半导体装置动作模拟的结果示意图。图6是表示比较对象装置结构的部分剖视图。图7是比较对象装置动作模拟的结果示意图。图8是比较对象装置动作模拟的结果示意图。图9是比较对象装置动作模拟的结果示意图。图10是比较对象装置动作模拟的结果示意图。图11是表示本专利技术实施例2的半导体装置结构的部分剖视图。图12是表示本专利技术实施例3的半导体装置结构的部分剖视图。图13是本专利技术实施例3的半导体装置动作模拟的结果示意图。图14是本专利技术实施例3的半导体装置动作模拟的结果示意图。图15是本专利技术实施例3的半导体装置动作模拟的结果示意图。图16是本专利技术实施例3的半导体装置动作模拟的结果示意图。图17是表示本专利技术实施例4的半导体装置结构的部分剖视图。图18是表示本专利技术实施例5的半导体装置结构的部分剖视图。图19是表示本专利技术实施例6的半导体装置结构的部分剖视图。图20是表示本专利技术实施例7的半导体装置结构的部分剖视图。图21是表示本专利技术实施例8的半导体装置结构的部分剖视图。图22是表示本专利技术实施例9的半导体装置结构的部分剖视图。图23是表示本专利技术实施例10的半导体装置结构的部分剖视图。图24是表示本专利技术实施例11的半导体装置结构的部分剖视图。(符号说明)1半导体衬底，2半导体层，3、4、34埋入杂质区域，5～7、16、25、47、53、63杂质区域，8阳极，9阴极，54栅电极，59漏电极，64发射极，68基极，69集电极。具体实施例方式实施例1图1是表示本专利技术实施例1的半导体装置结构的部分剖视图。本实施例1的半导体装置设有二极管元件15，利用RESURF(REducedSURface Field)效应实现高耐压化。如图1所示，本实施例1的半导体装置中设有p-型的半导体衬底1。半导体衬底1例如是硅衬底，其上形成n-型的外延层即半导体层2。在半导体衬底1和半导体层2的界面形成n+型的埋入杂质区域3。而且，在埋入杂质区域3和半导体层2的界面形成p+型的埋入杂质区域4。埋入杂质区域3、4在俯视图上均呈大致圆形。它们的中心略微一致。而且，埋入杂质区域3的半径大于埋入杂质区域4的半径。因而，在剖视图上，如图1所示，埋入杂质区域3的横向的端部比埋入杂质区域4的还要向外延伸。在埋入杂质区域3、4的上方，半导体层2的上面内形成n型的杂质区域6，该杂质区域6上形成二极管元件15的阴极9。杂质区域6设于大致圆形的埋入杂质区域3、4中心的大致上方，其俯视图的形状为大致圆形。埋入杂质区域3、4上方的半导体层2的上面内，与杂质区域6分开形成p型的杂质区域5。并且，在杂质区域5上形成二极管元件15的阳极8。杂质区域5到达埋入杂质区域4，在俯视图上以杂质区域6为中心，将它包围地沿着埋入杂质区域4的圆周端部形成。因而，杂质区域5在俯视图上呈大致圆环状。相对于杂质区域5的杂质区域6的相反侧，半导体层2的上面内，形成与杂质区域5分开的n型的杂质区域7。该杂质区域7在不与埋入杂质区域3上的埋入杂质区域4接触的圆周端部上方，以与杂质区域5大致相同深度形成，但不到达埋入杂质区域3。且，杂质区域7在俯视图中与杂质区域5一起，以杂质区域6为中心，将它包围地沿着埋入杂质区域3的圆周端部形成。从而，杂质区域7在俯视图上也呈大致圆环状。杂质区域7上形成电极10，该电极10除了杂质区域7以外与周围绝缘。因而，杂质区域7的电位成为漂移电位。具有上述结构的本半导体装置中，阳极8上施加接地电位，阴极9上施加数十V的正电位，因而二极管元件15上施加反向电压时，杂质区域6的电位高于杂质区域5和连接到它的埋入杂质区域4的电位，由杂质区域5及埋入杂质区域4延伸耗尽层。而且，通过RESURF效应，由杂质区域5及埋入杂质区域4包围的半导体层2的大致整个区域形成耗尽层。从而，半导体层2的上面附近的电场集中得以缓和，实现本半导体装置的高耐压化。再有，本实施例1的半导体装置中，对二极管元件15施加反向电压，杂质区域6的电位高于杂质区域5时，杂质区域5和埋入杂质区域4由耗尽层电气分离。图1中，虚线50只表示二极管元件15上施加反向电压时耗尽层端的特征部分。另外，后述的图6、11、12、17～22中的虚线50也相同。从图1的虚线50的形状可以理解，若杂质区域6的电位高于杂质区域5，从杂质区域5的下端部直到与之相接触的埋入杂质区域4的上端部形成耗尽层，使杂质区域5和埋入杂质区域4的接触部分的整个区域成为耗尽区。由此，杂质区域5和埋入杂质区域4由耗尽层电气分离。这可以通过适当调整杂质区域5的扩散深度及其杂质浓度和埋入杂质区域4的杂质浓度来实现。另外，本实施例1中，二极管元件15上施加反向电压时，夹于杂质区域5和杂质区域7之间的半导体层2的大致整个区域上形成耗尽层，该耗尽层、在杂质区域5和埋入杂质区域4的接触部分形成的耗尽层以及被杂质区域5和埋入杂质区域4包围的半导体层本文档来自技高网...
【技术保护点】
一种半导体装置，其中设有：ｐ型的半导体衬底；在所述半导体衬底上设置的ｎ型的半导体层；在所述半导体衬底和所述半导体层的界面设置的ｎ型的第一埋入杂质区域；在所述半导体层和所述第一埋入杂质区域的界面设置的ｐ型的第二 埋入杂质区域；在所述第二埋入杂质区域上方的所述半导体层的上面内设置的ｎ型的第一杂质区域；在所述第一埋入杂质区域上方的所述半导体层的上面内，与所述第一杂质区域分开设置的ｐ型的第二杂质区域，对所述第一杂质区域施加高于所述 第二杂质区域的电位时，所述第二杂质区域和所述第二埋入杂质区域由耗尽层电气分离。
【技术特征摘要】
JP 2004-8-30 250116/041.一种半导体装置，其中设有p型的半导体衬底；在所述半导体衬底上设置的n型的半导体层；在所述半导体衬底和所述半导体层的界面设置的n型的第一埋入杂质区域；在所述半导体层和所述第一埋入杂质区域的界面设置的p型的第二埋入杂质区域；在所述第二埋入杂质区域上方的所述半导体层的上面内设置的n型的第一杂质区域；在所述第一埋入杂质区域上方的所述半导体层的上面内，与所述第一杂质区域分开设置的p型的第二杂质区域，对所述第一杂质区域施加高于所述第二杂质区域的电位时，所述第二杂质区域和所述第二埋入杂质区域由耗尽层电气分离。2.如权利要求1所述的半导体装置，其特征在于所述第二埋入杂质区域的端部比所述第二杂质区域还要向所述第一杂质区域的相反侧延伸。3.如权利要求1所述的半导体装置，其特征在于所述第二杂质区域和所述第二埋入杂质区域之间隔着所述半导体层。4.如权利要求3所述的半导体装置，其特征在于还设有在所述半导体层的上面内与所述第二杂质区域相邻形成的，杂质浓度低于所述第二杂质区域的p型的第三杂质区域。5.如权利要求1所述的半导体装置，其特征在于所述第二杂质区域的正下方没有所述第二埋入杂质区域。6.如权利要求1所述的半导体装置，其特征在于所述第二杂质区域形成于所述第二埋入杂质区域上方的所述半导体层的上面内；还设有相对所述第二杂质区域的所述第一杂质区域的相反侧，在所述半导体层的上面内与所述第二杂质区域分开设置的n型的第三杂质区域，以及在所述第二和第三杂质区域之间的所述半导体层的上面内，与所述第二杂质区域分开设置，且到达所述第二埋入杂质区域的p型的第四杂质区域；所述第三和第四杂质区域电连接，且它们的电位为漂...
【专利技术属性】
技术研发人员：寺岛知秀，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
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