半导体器件的制造方法技术

一种半导体器件，包括：　　　　无边界逻辑阵列；多个区域Ｉ／Ｏ；所述逻辑阵列包含重复芯部，并且至少一个所述区域Ｉ／Ｏ是可配置的Ｉ／Ｏ，并且所述可配置的Ｉ／Ｏ包含至少一个金属层；对于所有的Ｉ／Ｏ配置，金属层都是相同的。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及自定义(custom)集成电路用的逻辑阵列和制造方法。
技术介绍
众所周知的是，半导体制造中，提高器件的密度随着时间是为指数形式提高的，但这样的改进的确与造价有关系。每种新的工艺技术所需的掩膜机造价是按指数形式增加的。此外，由于晶片尺寸的增大所引起的最小制造量同时也是按照指数形式增加的。这些变化代表了主要针对自定义(custom)产品是越来越大的挑战，自定义产品的目标倾向于减小体积、减小市场通用性，因此使产品开发的成本增加，并使制造灵活性减小，也就是说，调节是极为困难的。自定义集成电路可分为两组。第一组包括所有各层都是自定义(custom)制造的那些器件。第二组包括至少某些通用层是可以由不同的自定义产品使用的那些器件。关于第二组公知的例子是门阵列，门阵列对于直到接触层的所有各层都使用通用层，另一个众所周知的例子是FPGA，它对于所有的层都使用通用层。这个第二组自定义的集成电路有时也称为半自定义(semi-custom)的器件，因为它们的适用性较宽。大多数情况下，这种器件中的通用层是一种重复阵列形式的图形结构。相对于市场成本和规模经济来说，在多种应用中，使用一般的多层可节省单个自定义产品的成本。Santa Clara(California)的文章“1996芯片快递”介绍了一种被称作CX2000的逻辑阵列，它所采用的基本逻辑单元等效于约4个逻辑门。在较后时间的Sunnyvale(California)的文章“光速半导体”中，介绍了他们的“3代模块阵列”产品系列。这些比较先进的逻辑阵列都使用了一般的多层，对于某些金属层，如接触层、金属层1、通孔层1、金属层2，在大多数情况下都包括重复的图形。这些类型的逻辑阵列有时被称为模块阵列，所需要的自定义层较少。SanJose(California)的eASIC在2000年9月介绍了一种极为先进的模块阵列技术。这种逻辑阵列技术使用一般的多层，如金属层1和金属层2确定逻辑阵列，并且结合一般的多层，如金属层3和金属层4提供通用的连接fabric网络。通用的连接fabric网络由重复的图形组成，这些图形也是按阵列形式构成的。这样的布置，可以进一步减少设计自定义所需自定义层数。美国专利US 6,331,790中描述的eASIC技术正趋向实现把自定义掩膜的数目减至最小的目的，并且只要求单个自定义通孔掩膜。逻辑阵列技术基于通用的fabric网络，通用的fabric网络是在自定义阶段为特定的设计而定制的。因为在设计中，逻辑的数目和每个逻辑的存储器数目明显都是可变的，所以逻辑阵列的销售人员建立了包含多个“母片”的各种产品系列，它们可覆盖一定范围的逻辑和存储器容量的选项。还有，提供含最小数目的一组母片，使所述最小数目的这组母片可以提供设计的最大数目的母片所能产生的良好吻合，这总是一种挑战。1998年3月颁给Sato Shinji Sato的美国专利US 4,733,288公开了一种方法，用以“提供一种门阵列大规模集成芯片，其中每个芯片按照电路设计都有所需大小和所需数目的门”。该专利引用的参考文献中所介绍的现有技术给出利用通用结构实现不同大小的自定义器件的几种可替换的方法。阵列结构要能适应可改变大小的目标。提供可变大小的器件的困难在于需要提供I/O单元和连接器件到组件的相关的连接盘。为了克服这个限制，Sato提出一种方法，其中I/O单元可以由也被用于通用逻辑门的晶体管构成。Anderson提出过类似的方法。1998年6月授予Anderson等人的美国专利US 5,217,916公开了一种使用晶体管门单元的可配置的逻辑门，它与预先确定的边界无关(无边界的)。这种可配置的逻辑门的单元类型与用于逻辑线路的单元类型相同，可服务于输入和输出功能部件。因此，可以把所述输入和输出功能部件放在为特定应用而确定尺寸的逻辑阵列周围。这种方法对于使用与逻辑线路所用晶体管相同的晶体管的I/O单元提出了严格的限制，并且不允许对于I/O使用较高的操作电压。1998年2月24日授予Padmananabhan等人的美国专利US 5,721,151建议使用连续数目的微阵列，每个微阵列都由一个常规结构的I/O阵列包围，但这些微阵列之间相互连接，从而形成“复合阵列”。Padmananabhan提出几种使用在“复合阵列”内部终止的I/O的方法，以便从一个微阵列向另一微阵列传递信号，或者准备使用凸起和倒装芯片技术进行焊接。Padmananabhan提出的方法具有几个严格的限制。例如，每个微阵列都由I/O阵列包围，导致的结果是微阵列相当大，这样才可以允许逻辑线路晶体管与I/O晶体管有一个合理的比例。这导致美国专利US 5,721,151的建议产生“未被使用的宏阵列，它们被切掉并丢弃”。本专利技术正在寻求克服现有技术众多限制的办法。本领域中公知的是，I/O和连接盘不必在半导体器件的边缘。半导体器件可以采用Miller在美国专利US 3,401,126和US 3,429,040中描述的倒装芯片或c4(可控的折叠芯片连接)技术。这种技术在IBM的主框架计算机模块中已被使用了30多年。在这些处理方法中，在芯片的表面上的一个区域阵列中使用连接盘，被称为区域连接，并可以使用I/O单元，被称为在区域连接盘附近放置的区域I/O。本领域中公知的倒装芯片使用一个附加的最终金属层，称作重新分配层，可使器件I/O正确地分配在区域连接盘上。
技术实现思路
本专利技术旨在提供一种用于制造半导体器件的新方法，这种方法是自定义产品迫切需要的。本专利技术建议使用直接写入电子束，并结合使用连续的逻辑阵列。所述连续阵列使用具有区域连接盘的区域I/O，因此，能够实现可变大小的设计，并按各种不同的重复数目将这样的区域I/O放置在晶片上。本专利技术提供的解决方案用以挑战当前通用的半导体制造方法中存在的高额掩膜机成本和低下的灵活性。本专利技术的一个附带优点是，它使得制造提供可接受范围之母片所需的许多不同掩膜机的高额成本得以被降低。本专利技术在多方面对现有技术作出改进，其中包括半导体器件的构造方式，以及与制造半导体器件的方法有关的方面。现有技术反映出的动机在于使器件的大小与自定义(custom)的应用良好的吻合，从而在浪费硅的方面实现了节省。本专利技术反映出的动机在于实现节省掩膜的投资成本，否则就要求把成本放在母片准确设置的就位方面。本专利技术还试图提供在自定义器件中加入存储器模块的能力。本专利技术提供一种方法，用于在所需逻辑线路和存储器的数量方面自定义所述器件。本专利技术的主要之点是使用区域I/O提供连续的fabric网络。这种连续的fabric网络提供由连续的逻辑线路和I/O组成的连续地形(terrain)，还提供与具有特殊功能，像PLL和SERDES功能的小岛(islands)混合进入存储器的连续地形的能力。本专利技术表明利用区域I/O和重新分配层，可以克服现有技术的许多限制。因此，可以给出比较高水平的灵活性。本专利技术还建议使用模块阵列，由此使附加层，如金属层1和金属层2都成为通用的多层，并且可能成为这样的无边界的地形的一部分。另外，本专利技术还建议使用分段的线路，由此使某些连接层也成为连通的层，并且可能成为这样的连续的地形的一部分。在这样的结构中，只有几层需要自定义，而大多数的层都是通用的层，主本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括无边界逻辑阵列；多个区域I/O；所述逻辑阵列包含重复芯部，并且至少一个所述区域I/O是可配置的I/O，并且所述可配置的I/O包含至少一个金属层；对于所有的I/O配置，金属层都是相同的。2.一种制造半导体器件的方法，包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；并且所述逻辑阵列包含重复芯部，以及至少一个所述区域I/O是可配置的I/O；所述可配置的I/O包括至少一个金属层；对于所有的I/O配置，金属层都是相同的。3.一种半导体晶片，包括无边界逻辑阵列，其中所述无边界逻辑阵列包含重复芯部，重复芯部包含逻辑单元和I/O单元；以及重新分配层，用于至少重新分配一些所述I/O单元的连接到封装中使用的连接盘上。4.根据权利要求3所述的半导体晶片，其中，所述I/O单元被布置在分开的平行线内。5.根据权利...

【专利技术属性】
技术研发人员：兹维·奥巴赫，劳伦斯·库克，阿德里安·阿波斯托尔，罗密欧·雅各布特，
申请(专利权)人：易思刻公司，
类型：发明
国别省市：