使用非对称导电隔离体的半导体制造工艺制造技术

一种半导体工艺和所得到的晶体管包括在栅电极（１１６）的任一侧上形成导电延伸部隔离体（１４６，１５０）。对导电延伸部（１４６，１５０）和栅电极（１１６）独立地进行掺杂，使得每一个结构可以是ｎ型或者ｐ型。从侧面对源／漏区（１５６）进行注入，设置在隔离体（１４６，１５０）的任一侧上。可以对隔离体（１４６，１５０）独立地进行掺杂：使用第一倾斜注入（１３２）掺杂第一延伸部隔离体（１４６），使用第二倾斜注入（１４０）对第二隔离体（１５０）掺杂。在一个实施例中，掺杂不同的延伸部隔离体（１４６，１５０）的使用消除了对阈值调整沟道注入的需要。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及半导体制造领域。具体地，涉及形成具有低泄漏和可接受的阈电压的小型晶体管的工艺。
技术介绍
在半导体器件领域，晶体管必须同时具有高性能和低功耗特性。这两个参数一般是相互矛盾的。例如，晶体管沟道长度的降低可提升器件的速度，其它参数比如阈下泄漏(亚阈值泄漏，subthresholdleakage)以及阈电压可能变得更加难以控制。传统上，掺杂晶体管沟道被用来将阈电压控制在所需范围内。常常使用离子注入来实现这些掺杂沟道。最近，已经用绝缘体上硅(SOI)技术来实现更低的功耗。另外，每有新的工艺技术，栅极长度就会降低。使用传统的沟道掺杂注入难以始终如一地实现SOI所需的浅沟道和深的亚微米器件。但是，如果没有这些掺杂沟道，就难以制造具有充分低的泄漏电流、足够的阈电压和可接受的低阈电压变化的深亚微米器件(deep sub-microndevices)。因此，希望实现一种工艺，其所得到的晶体管具有较短的沟道长度、足够的阈电压以及较低的阈下泄漏，而又不会显著增加工艺的成本或者复杂性。
技术实现思路
上面提出的问题由一种半导体工艺及其其所得到的晶体管来解决。该工艺包括在栅电极的任一侧形成本文档来自技高网...

【技术保护点】
一种形成晶体管的方法，包括：在半导体衬底上的栅极电介质上形成栅电极；与所述栅电极的第一和第二侧壁分别相邻地形成导电的第一和第二延伸部隔离体，在每一个延伸部隔离体及其相应的栅电极侧壁之间设有电介质；使用第一物质对第一延 伸部隔离体掺杂，使用第二物质对第二延伸部隔离体掺杂，其中，第一和第二延伸部隔离体的极性相反；以及在衬底中形成与延伸部隔离体对准的源／漏区。

【技术特征摘要】
【国外来华专利技术】US 2003-4-30 10/427,1411.一种形成晶体管的方法，包括在半导体衬底上的栅极电介质上形成栅电极；与所述栅电极的第一和第二侧壁分别相邻地形成导电的第一和第二延伸部隔离体，在每一个延伸部隔离体及其相应的栅电极侧壁之间设有电介质；使用第一物质对第一延伸部隔离体掺杂，使用第二物质对第二延伸部隔离体掺杂，其中，第一和第二延伸部隔离体的极性相反；以及在衬底中形成与延伸部隔离体对准的源/漏区。2.如权利要求1所述的方法，还包括使用硅化物将所述栅电极与第一和第二导电延伸部电桥接起来。3.如权利要求1所述的方法，还包括使第一延伸部隔离体与衬底的第一部分电接触，使第二延伸部隔离体与衬底的第二部分电接触，从而允许对第一和第二延伸部隔离体独立施加偏压。4.如权利要求1所述的方法，还包括在形成所述延伸部隔离体之前，形成与所述栅电极自对准的延伸部注入区。5.如权利要求1所述的方法，其中，对第一延伸部隔离体掺杂的步骤包括在将衬底保持在6度到60度范围内的注入角度的同时离子注入第一掺杂剂；对第二延伸部隔离体掺杂的步骤包括在将衬底保持在-6度到-60度范围内的注入角度的同时离子注入第二掺杂剂。6.如权利要求1所述的方法，其中，形成所述延伸部隔离体的步骤包括在衬底和栅电极上淀积导电延伸部隔离体膜，并对延伸部隔离体膜进行各向异性蚀刻。7.如权利要求6所述的方法，其中，在淀积所述延伸部隔离体膜之后、蚀刻所述膜之前执行对第一延伸部隔离体和第二延伸部隔离体的掺杂。8.如权利要求6所述的方法，其中，在蚀刻所述延伸部隔离体膜之后执行对第一延伸部隔离体和第二延伸部隔离体的掺杂。9.如权利要求1所述的方法，其中，形成栅电极的步骤的特征还在于形成n型栅电极；形成第一延伸部隔离体的步骤的特征还在于形成n型延伸部隔离体；以及形成第二延伸部隔离体的步骤的特征还在于形成p型延伸部隔离体。10.一种集成电路中的晶体管，包括在衬底上的栅极电介质上的栅电极；与所述栅电极的相应侧壁分别相邻的第一和第二导电延伸部隔离体，在每一个延伸部隔离体及其相应的栅电极...

【专利技术属性】
技术研发人员：里奥马修，姆拉利德哈拉玛钱德兰，詹姆斯W米勒，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]