半导体器件及其制造方法技术

具有良好的特性且能提高信赖度，还可以使用ＳｉＣ晶片。在ＳｉＣ芯片（９）上形成多个肖特基势垒二极管的单元（１０），各单元（１０）具有独立的外部输出电极（４）。形成在ＳｉＣ芯片（９）上的单元（１０）中，只在合格的单元的外部输出电极（４）上形成凸点（１１）（直径为数十～数百μｍ），没有耐压或漏电电流多的不合格的单元的外部输出电极（４）上不形成凸点。由于不合格的单元上不形成凸点，所以肖特基势垒侧电极（３）依次通过外部输出电极（４）、凸点（１１）、布线基板（１２）的布线层（１３）、外部导线（１３ａ）与外部并联连接，只并联连接合格的单元（１０）的外部输出电极（４）。

【技术实现步骤摘要】

本专利技术涉及设置了多个半导体元件单元、选择性地连接了合格的半导体元件单元的。
技术介绍
与使用硅的半导体器件相比，使用了SiC的半导体器件在高电压、大电流、高温运转方面具有优越性，所以人们致力于开发功率半导体器件方面的应用。但是，与硅晶片相比，难以制成缺陷较少的SiC晶片，难以得到需要大面积半导体元件的大电流容量的半导体器件。因此，在SiC晶片内，在能够保证一定成品率的面积上，形成多个例如肖特基二极管等半导体元件单元(以下，简称为单元)，以由上述多个单元形成1个SiC芯片的方式进行切割。上述SiC芯片中设置了绝缘层，具有到达上述单元中肖特基势垒电极的开口，上述多个单元中的不合格的单元的肖特基势垒电极由涂抹的绝缘物绝缘，隔着上述绝缘层设置的金属层成为上述单元的外部输出电极及布线层，只并联连接合格的单元的肖特基势垒电极，即使在缺陷很多的SiC晶片中，也努力以高成品率得到大容量的半导体器件(如参照专利文献1)。特开2004-111759号公报(第1页)但是，并联连接上述SiC芯片中合格的单元的布线层，如果不形成数十μm以上的厚膜，电阻损失就会很大。另外，由于上述布线层还形成在单元间分离部的绝缘层上，所以为了保证高度耐压，必须形成数十μm以上的厚的绝缘层。但是，由于SiC芯片上设置了上述厚膜的绝缘层和布线层，所以机械的和热的应力变大，上述SiC晶片的变形变大，难以制造半导体器件，而且半导体器件的信赖度降低。一般在使用了硅晶片的半导体器件的制造中，从微细化方面考虑，已将制造装置优化，使其适于进行数μm以下的成膜和加工，所以难以像上述那样增加布线层和绝缘膜的厚度。
技术实现思路
本专利技术是为了解决上述问题而实施的，目的在于得到具有良好的特性、提高了信赖度的半导体器件，其目的还在于得到能够以高成品率容易得到上述半导体器件的半导体器件制造方法。涉及本专利技术的第1半导体器件具有形成在半导体芯片上的多个半导体元件单元；互相独立地形成在每个该半导体元件单元上的外部输出电极；在合格和不合格的半导体元件单元中、选择性地形成在合格的半导体元件单元的上述外部输出电极上的凸点；设置了与该凸点电连接的布线层的布线基板。由于本专利技术的第1半导体器件具有形成在半导体芯片上的多个半导体元件单元；互相独立地形成在每个该半导体元件单元上的外部输出电极；在合格和不合格的半导体元件单元中、选择性地形成在合格的半导体元件单元的上述外部输出电极上的凸点；设置了与该凸点电连接的布线层的布线基板。所以具有良好的特性，而且提高了信赖度。另外，由于使用了SiC晶片，所以具有良好的特性，而且提高了信赖度。附图说明 是本专利技术实施方式1的半导体器件的剖面图。是涉及本专利技术实施方式1的半导体器件的、SiC芯片的平面图和剖面图。是涉及本专利技术实施方式1的半导体器件的、布线基板部件的平面图。是表示涉及本专利技术实施方式2的半导体器件制造方法中、凸点形成工序的说明图。是用于说明本专利技术实施方式2的半导体器件制造方法中、与布线层连接工序的立体图。是涉及本专利技术实施方式3的半导体器件的制造方法的凸点形成工序说明图。是涉及本专利技术实施方式4的半导体器件的制造方法的凸点形成工序说明图。是涉及本专利技术实施方式5的半导体器件中、SiC芯片的平面图及与之连接的布线基板部件的平面图。是用于说明涉及本专利技术实施方式5的半导体器件中、SiC芯片和布线基板部件的安装结构的立体图。表示涉及本专利技术实施方式6的半导体器件中、形成在SiC芯片上的半导体元件单元上的凸点的设置状态的平面图。是表示涉及本专利技术实施方式7的半导体器件中、形成在SiC芯片上的半导体元件单元上的凸点的设置状态的平面图。是以往的半导体器件的剖面图。具体实施例方式实施方式1图1为本专利技术实施方式1的半导体器件的剖面图，在作为半导体芯片的SiC芯片9上，形成多个作为半导体元件单元的肖特基势垒二极管的单元10，各单元10具有独立的外部输出电极4。形成在SiC芯片9上的单元10中只在合格的单元的外部输出电极4上形成例如由熔融金属(指Sn-Pb、Sn-Ag、Sn-Cu、Sn-Bi、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Bi-Cu、Au-Sn等)构成的直径为数十～数百μm的凸点11，耐压不足或漏电电流很大的不合格的单元的外部输出电极4上不形成凸点。而且，由于不合格的单元上不形成凸点，所以肖特基势垒侧电极3依次通过外部输出电极4、凸点11、布线基板12的布线层13、外部导线13a与外部并联连接，只与合格的单元10的外部输出电极4并联连接。布线基板12与SiC芯片9的间隙由填充树脂19填充，SiC芯片9由熔融金属糊剂构成的焊接材料18固定在封装基板16上。SiC芯片9的背面电极6的最表面为Au膜，以便与上述熔融金属融合，在封装基板16的布线层17上涂抹上述焊接材料18，并在上面安装SiC芯片9，加热到上述熔融金属的融化温度后冷却，于是上述熔融金属糊剂凝固，SiC芯片9被固定到封装基板16上，同时背面电极6与封装基板16的布线层17电连接。布线层17与外部导线17a连接，外部导线17a成为合格的单元10的肖特基势垒二极管元件的共同半导体侧电极的输出。另外，图12为作为比较的以往的半导体器件的剖面图。即，芯片内分为多个单元10，芯片上设置了具有开口的绝缘层55，其开口到达上述单元10的肖特基势垒电极52、53。上述多个单元中，在不合格的单元的肖特基势垒电极52上涂抹绝缘物51绝缘后，隔着上述绝缘层55设置金属层54，作为单元10的外部输出电极及布线层，利用上述布线层只与合格的单元的肖特基势垒电极53并联连接。而且，上述金属层54还形成在单元10间的分离部的绝缘层55上。涉及图1所示的本实施方式的半导体器件的SiC芯片9由以下方式得到。即，在n+型SiC晶片1a上生长n型SiC外延层2作为半导体晶片，然后形成数百nm的Ti或Ni等金属膜并进行加工，形成多个肖特基势垒电极3，在上述SiC晶片1a上形成多个单元10。例如通过在上述肖特基势垒电极3上形成1μm左右的Al膜并加工，形成外部输出电极4。为了与凸点的熔融金属容易融合而在外部输出电极的最表面涂抹Au膜时，还形成Cr-Ni-Au等膜。接着，形成例如数μm左右的聚亚胺膜，作为一部分外部输出电极4开口后的保护膜5，n+型SiC晶片1a的背面例如形成镍和金膜，作为背面电极6。然后，上述外部输出电极4作为单元10的金属侧输出电极，背面电极6作为半导体侧输出电极，按下述方式判断SiC晶片内的单元10是否合格，只在合格的单元的外部输出电极4上形成凸点，得到SiC晶片部件，并分割加工，作为具有多个单元10的SiC芯片9。使用图2说明为了得到规定成品率的SiC晶片而设置单元的方法。图2(a)为涉及本实施方式的半导体器件SiC芯片9的平面图，图2(b)为图2(a)中的A-A′线的剖面图，为了简化，表示设置了4×4个单元10的例子。制造如具有100A电流容量的半导体器件时，由于对于SiC芯片9的肖特基势垒电极3的面积，电流容量为3A/mm2左右，所以必需约6mm见方的面积的肖特基势垒电极。例如，SiC晶片的缺陷密度小于等于10个/cm2时，上述面积中只能得到小于等于5％的成品率，难以实现量产化。因此，本实施方式中，将各单元10本文档来自技高网...

【技术保护点】
一种半导体器件，具有：形成在半导体芯片上的多个半导体元件单元；互相独立地形成在每个该半导体元件单元上的外部输出电极；在合格和不合格的半导体元件单元中、选择性地形成在合格的半导体元件单元的上述外部输出电极上的凸点；以及 设置有与该凸点电连接的布线层的布线基板。

【技术特征摘要】
JP 2004-12-14 2004-3614771.一种半导体器件，具有形成在半导体芯片上的多个半导体元件单元；互相独立地形成在每个该半导体元件单元上的外部输出电极；在合格和不合格的半导体元件单元中、选择性地形成在合格的半导体元件单元的上述外部输出电极上的凸点；以及设置有与该凸点电连接的布线层的布线基板。2.根据权利要求1所述的半导体器件，其特征在于半导体元件单元为使用了SiC晶片的肖特基二极管或者使用了SiC晶片的MOSFET半导体元件。3.根据权利要求1或2所述的半导体器件，其特征在于具有用于使半导体芯片的外部输出电极之外的区域与布线基板接合的凸点。4.一种半导体器件的制造方法，包括在半导体晶片上形成多个半导体元件单元的工序；判断上述半导体元件单元是否合格的工序；在合格和不合格的半导体元件单元中，选择性地在合格的半导体元件单元的外部输出电极上形成凸点，以得到半导体晶片部件的工序；分割加工上述半导体晶片部件，以得到具有多个半导体元件单元的半导体芯片的工序；以及...

【专利技术属性】
技术研发人员：油谷直毅，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]