半导体集成电路装置制造方法及图纸

本发明专利技术公开了半导体集成电路装置。目的在于：能够防止浪涌电压对内部电路的破坏，同时，在不受浪涌保护电路中耐压偏差的影响的情况下，保护提高半导体集成电路装置的特性的电容元件不被浪涌电压破坏。半导体集成电路装置，具有内部电路（１）、浪涌保护电路（６Ａ）、电容元件（７）、金属氧化物半导体（ＭＯＳ）晶体管（９）和控制电路（１０），该内部电路（１）连接在第一外部端子（２）、高电位电源端子（３）及低电位电源端子（４）的每一个上，该浪涌保护电路（６Ａ）连接在第一外部端子（２）与低电位电源端子（４）之间，保护内部电路（１）不受施加在第一外部端子（２）上的浪涌电压的影响，该电容元件（７）的一端子与第一外部端子（２）连接，该金属氧化物半导体（ＭＯＳ）晶体管（９）连接在该电容元件（７）的另一端子与低电位电源端子（４）之间，该控制电路（１０）在浪涌电压施加在第一外部端子（２）上时，使内部电路（１）为停止状态，且不使金属氧化物半导体（ＭＯＳ）晶体管（９）活性化。

【技术实现步骤摘要】

本专利技术涉及具有防止电子功能电路的静电破坏的浪涌保护电路的半导体集成电路装置。
技术介绍
图8示出了第一以往例所涉及的具有浪涌保护电路的半导体集成电路装置的结构例。如图8所示，外部端子2、对内部电路1的动作状态进行控制的控制端子210、高电位电源端子3及低电位电源端子4分别连接在内部电路1上。对电荷放电的浪涌保护电路6连接在外部端子2与低电位电源端子4之间。浪涌保护电路6由集电极与外部端子2连接，发射极与低电位电源端子4连接，第一电阻元件5连接在基极与发射极之间的晶体管5构成。 降低高频阻抗的电容元件7、和提高该电容元件7的浪涌耐压的第二电阻元件80连接在外部端子2与低电位电源端子4之间。 与外部端子2连接的内部电路1为具有输出端子16，由晶体管11～15和恒电流源17、18构成的输入缓冲电路。低电平(low level)的电压一从控制端子210输入到与恒电流源17、18连接的两个金属氧化物半导体(MOS)(metal-oxide-semiconductor)晶体管19、20的各栅极电极上，恒电流源17、18的电流就被切断。 其次，对图8所示的浪涌保护电路6的动作加以说明。 当施加在外部端子2上的电压在内部电路1的动作电压的范围内时，浪涌保护电路6为切断(cut off)状态，处于高阻抗状态。因而，浪涌保护电路6不进行任何动作，施加在外部端子2上的电压丝毫不变地被提供给内部电路1，在该内部电路1中进行通常的信号处理。此时，由于电容元件7使高频阻抗降低，因此能够降低高频噪音的影响。 而当因某些理由，浪涌电压被施加在外部端子2上时，浪涌保护电路6会在超过BVCER(在基极、发射极之间连接有电阻元件时的集电极、发射极之间的耐压)之后，击穿(breakdown)。象这样，能够通过浪涌保护电路6限制施加在外部端子2上的电压，来保护内部电路1不受静电(浪涌)的影响。 当在图8所示的半导体集成电路装置中，由于浪涌保护电路6的耐压偏差，电容元件7的耐压低于浪涌保护电路6的耐压时，该电容元件7会被破坏。因此，将第二电阻元件80插入外部端子2与电容元件7之间，来防止电容元件7受到破坏。 其次，对第二以往例所涉及的具有浪涌保护电路的半导体集成电路装置加以说明(例如，参照专利文献1)。 图9示出了专利文献1所记载的具有浪涌保护电路的半导体集成电路装置的结构。如图9所示，外部端子200连接在内部电路1上。对正电荷放电的第一二极管元件90连接在外部端子200与高电位电源端子3之间。对负电荷放电的第二二极管元件91连接在外部端子200与低电位电源端子4之间。由晶体管112和电阻113构成的浪涌保护电路连接在高电位电源端子3上。 并且，降低高频阻抗的电容元件7与外部端子200连接，金属氧化物半导体(MOS)晶体管110连接在电容元件7与低电位电源端子4之间。金属氧化物半导体(MOS)晶体管110的漏极与电容元件7连接，源极与低电位电源端子4连接，栅极与高电位电源端子3连接。 其次，对图9所示的浪涌保护电路112、113的动作加以说明。 当施加在外部端子200上的电压在电源电压的范围内时，各二极管元件90、91均为切断状态，处于高阻抗状态。所以，浪涌保护电路112、113不进行任何动作，施加在外部端子200上的电压丝毫不变地被提供给内部电路1，进行通常的信号处理。此时，由于当在半导体集成电路装置中投入了电源时，金属氧化物半导体(MOS)晶体管110成为接通状态，电容元件7的与低电位电源端子4连接的端子成为低电位(接地电位)，因此高频阻抗降低，减少了高频噪音的影响。 而当因某些理由，超过电源电压的正浪涌电压被施加在外部端子200上时，第一二极管元件90导通，将施加在外部端子200上的电压钳位(clamp)。此时，由浪涌保护电路112、113将浪涌电压放电。 相反，当超过电源电压的负浪涌电压被施加在外部端子200上时，第二二极管元件91导通，将施加在外部端子200上的电压钳位。当高电位电源端子3的电位没有上升到规定的电源电位时，金属氧化物半导体(MOS)晶体管110成为断开状态。使电容元件7的耐压增大，能够防止被施加在该电容元件7上的电压对电容元件7所造成的破坏。专利文献1特开平9-162303号公报但是，上述第一以往例及第二以往例所涉及的具有浪涌保护电路的半导体集成电路装置具有如下问题。 图8所示的第一以往例所涉及的半导体集成电路装置是设想因浪涌保护电路6的耐压偏差，而使浪涌保护电路6的耐压高于电容元件7的耐压时，将第二电阻元件80设置在外部端子2与电容元件7之间的装置。不过，存在有这样的问题当设置第二电阻元件80时，动作时的高频阻抗会上升，较易受到高频噪音的影响。 并且，在图9所示的第二以往例所涉及的半导体集成电路装置的浪涌保护电路112、113中，当超过电源电压的正浪涌电压被施加在外部端子200上时，即使没有投入电源时，高电位电源端子3的电位也会上升，金属氧化物半导体(MOS)晶体管110有可能成为接通状态。此时，存在有这样的问题耐压以上的电压被施加在电容元件7上，使该电容元件7被破坏。 出于这样的背景，希望有一种能够防止浪涌对内部电路带来的破坏，同时，在不受浪涌保护电路中耐压偏差的影响的情况下，保护让半导体集成电路装置的特性提高的电容元件不被浪涌电压破坏的保护电路。
技术实现思路
为了解决上述以往的问题，本专利技术的目的在于能够防止浪涌电压对内部电路带来的破坏，同时，在不受浪涌保护电路中耐压偏差的影响的情况下，保护让半导体集成电路装置的特性提高的电容元件不被浪涌电压破坏。 为了达到上述目的，本专利技术构成为在半导体集成电路装置中，当从外部施加了浪涌电压时，不让保护提高内部电路及特性的电容元件的晶体管动作，或者让保护电容元件的晶体管从施加了浪涌电压的时刻开始延迟动作。 具体地说，本专利技术所涉及的第一半导体集成电路装置的特征在于，包括内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；浪涌保护电路，连接在外部端子与低电位电源端子之间，保护内部电路不受施加在外部端子上的浪涌电压的破坏；电容元件，一端子与外部端子连接；晶体管，连接在电容元件的另一端子与低电位电源端子之间；以及控制电路，在浪涌电压施加在外部端子上时，使内部电路为停止状态，且不使晶体管活性化。 根据第一半导体集成电路装置，由于包括在浪涌电压施加在外部端子上时，使内部电路为停止状态且不使保护电容元件的晶体管活性化的控制电路，因此即使在施加了超过电源电压的浪涌电压时，高电位电源端子的电位上升到电源电压以上，晶体管也不会成为接通状态。这样一来，由于没有耐压以上的电压施加在电容元件上的现象，因此不会产生该电容元件被破坏的现象。而且，由于不需要用以防止浪涌保护电路中的耐压偏差的影响的、串联连接到电容元件上的电阻元件，因此能够防止动作时的高频阻抗的上升。 在第一半导体集成电路装置中，最好浪涌保护电路由双极型晶体管和第一电阻元件构成，该双极型晶体管的集电极与外部端子连接，发射极与低电位电源端子连接，该第一电阻元件的一端子与双极型晶体管的基极连接，另一端子与发射极连接。 并且，在第一半导体集成电路装置中，最好浪涌保护电路由第一场效本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，其特征在于：包括：内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；浪涌保护电路，连接在上述外部端子与上述低电位电源端子之间，保护上述内部电路不受施加在上述外部端子上的浪涌电压的影响 ；电容元件，一端子与上述外部端子连接；晶体管，连接在上述电容元件的另一端子和上述低电位电源端子之间；以及控制电路，当上述浪涌电压被施加在上述外部端子上时，使上述内部电路为停止状态，且不使上述晶体管活性化。

【技术特征摘要】
JP 2005-12-27 2005-3744471.一种半导体集成电路装置，其特征在于包括内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；浪涌保护电路，连接在上述外部端子与上述低电位电源端子之间，保护上述内部电路不受施加在上述外部端子上的浪涌电压的影响；电容元件，一端子与上述外部端子连接；晶体管，连接在上述电容元件的另一端子和上述低电位电源端子之间；以及控制电路，当上述浪涌电压被施加在上述外部端子上时，使上述内部电路为停止状态，且不使上述晶体管活性化。2.根据权利要求1所述的半导体集成电路装置，其特征在于上述浪涌保护电路由双极型晶体管和第一电阻元件构成，该双极型晶体管的集电极与上述外部端子连接，发射极与上述低电位电源端子连接，该第一电阻元件的一端子与上述双极型晶体管的基极连接，另一端子与上述发射极连接。3.根据权利要求1所述的半导体集成电路装置，其特征在于上述浪涌保护电路由第一场效应晶体管和第一电阻元件构成，该第一场效应晶体管的漏极与上述外部端子连接，源极与上述低电位电源端子连接，该第一电阻元件的一端子与上述第一场效应晶体管的栅极连接，另一端子与上述源极连接。4.根据权利要求1～3的任意一项所述的半导体集成电路装置，其特征在于上述晶体管由第二场效应晶体管构成，该第二场效应晶体管的漏极与上述电容元件的另一端子连接，源极与上述低电位电源端子连接，栅极隔着第二电阻元件与上述低电位电源端子连接。5.根据权利要求4所述的半导体集成电路装置，其特征在于上述控制电路与上述第二场效应晶体管的栅极连接。6.一种半导体集成电路装置，其特征在于包括内部电...

【专利技术属性】
技术研发人员：真壁良和，山本睦，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]