电路组件制造技术

本发明专利技术提供一种在底部填料中没有气泡的电路组件。在本发明专利技术的电路组件中，通过没有形成凸块（１０）的主体部（８）的下面中央部和用于缩小设置在与该下面中央部对置的电路基板（１）之间的间隙的凸部（Ｔ）的存在，而使底部填料迅速地流入到下面中央部和电路基板（１）之间，能够没有气泡且得到不会剥离底部填料的电子组件。

【技术实现步骤摘要】

本专利技术涉及适合使用于各种电子电路单元等的电路组件(module)。
技术介绍
参照以往的电路组件相关的附图进行说明，图8为现有的电路组件相关的要部剖面图，图9为现有的电路组件相关的电路基板的俯视图，图10为现有的电路组件相关的半导体部件的仰视图，图11为表示现有的电路组件相关、底层填料(under-fill resin)的注入过程的说明图，图12未表示现有技术的电路组件相关、底层填料的注入后的状态的说明图。 接下来，基于图8～图10对现有的电路组件相关的结构进行说明，尤其如图9所示，在电路基板51具有以三列状态高密度配置为环状的多个连接盘部52，在位于该连接盘部52的中央部的电路基板51设置有空白部51a。 特别如图10所示，半导体部件53具有与连接盘52对应而设置在主体部54的下面的多个电极55和设置于该电极55的凸块(bump)56，在位于该电极55的中央部的主体部54设置有空白部54a。 并且，该半导体部件53配制在电路基板51上，电极55通过凸块56与连接盘部52连接，进行安装，并且在半导体部件53的主体部54和电路基板51之间具有通过分配器58(dispenser)设置由树脂构成的底部填料57的结构(参照例如专利文献1)。 此外，基于图11、图12对现有的电路组件相关的底部填料57的形成方法进行说明，首先在电路基板51上通过凸块56安装半导体部件53，之后如图11所示，在半导体部件53的附近配置有分配器58，通过分配器58在电路基板51和主体部54之间的间隙注入液状的底部填料57。 于是，如图11所示，液状的底部填料57首先从接近分配器58的位置依次通过毛细管现象流入到被高密度配置的凸块56间，并且如图12所示，凸块56的全体成为通过底部填料57覆盖的状态。 此时，液状的底部填料57迅速地流入到高密度配置的凸块56之间，因此在半导体部件53的位于主体部54的中央部的空白部54a和与该空白部54a相对的电路基板51的空白部51a之间处于产生了气泡(air void)59的状态，并且对该底部填料57硬化后，结束底部填料57的形成。 但是，关于现有的电路组件，在半导体部件53的位于主体部54的中央部的空白部54a和与该空白部54a相对的电路基板51的空白部51a之间处于产生了气泡59，如果外气温高，则气泡59膨胀，会产生底部填料剥离的问题。
技术实现思路
本专利技术正是鉴于现有技术的情况而提出的，其目的在于提供一种在底部填料中没有气泡的电路组件。 为了达到上述目的，本专利技术的特征在于，包括多个电极形成在主体部的下面周边的半导体部件；设置有与电极对应的多个连接盘部的电路基板；连接电极和连接盘部的凸块；和在覆盖该凸块的状态下设置在电路基板和主体部之间的由树脂构成的底部填料，在没有形成凸块的主体部的下面中央部和与该下面中央部对置的电路基板之间，设置有用于使下面中央部和电路基板之间的间隙缩小的凸部。 这样构成的本专利技术，通过没有形成凸块的主体部的下面中央部和用于缩小设置在与该下面中央部对置的电路基板之间的间隙的凸部的存在，而使底部填料迅速地流入到下面中央部和电路基板之间，能够没有气泡且得到不会剥离底部填料的电子组件。 此外，本专利技术的特征在于，在上述专利技术中，凸部设置在电路基板和主体部的任一方或双方。这样构成的本专利技术能够在电路基板和主体部之间适当地选择凸部的形成，适当地形成凸部。 此外，本专利技术的特征在于，在上述专利技术中，在电路基板具有在露出连接盘部的状态下形成的抗蚀膜和设置在与下面中央部对置的位置的层状部，上述凸部通过上述抗蚀膜和上述层状部之间的叠加而形成。 这样构成的本专利技术将抗蚀膜和层状部设置在电路基板，因此能够在电路基板的制造时同时形成凸部，可得到良好的生产性。 此外，本专利技术的特征在于，在上述专利技术中，层状部通过由导电材料构成的虚拟连接盘部或由绝缘材料构成的绝缘层形成。这样构成的本专利技术，在虚拟连接盘部形成连接盘部时，绝缘层也能以与抗蚀膜相同的材料形成，得到生产性良好且廉价的电路组件。 此外，本专利技术的特征在于，在上述专利技术中，层状部由多个岛状部形成。这样构成的本专利技术，岛状部通过中央部的空白状态而选定任意的形状，可得到具有自由度的电路组件。 此外，本专利技术的特征在于，在上述专利技术中，在连接盘部具有沿下面中央部侧延伸的图案，在该图案上设置有抗蚀膜，形成为由图案和抗蚀膜构成的厚度与凸部的厚度相同。 这样构成的本专利技术，通过将图案延伸设置在下面中央部侧，而能够小型化并在连接盘部附近通过图案能够使底部填料所引起的固着可靠。 本专利技术通过用于缩小设置在主体部的下面中央部和电路基板之间的间隙的凸部的存在，而使底部填料迅速地流入到下面中央部和电路基板之间，能够没有气泡且得到不会剥离底部填料的电子组件。附图说明图1是本专利技术的电路组件的第一实施例相关的要部剖面图。 图2是本专利技术的电路组件的第一实施例相关的电路基板的俯视图。 图3是表示本专利技术的电路组件的第一实施例相关、底部填料的注入过程的说明图。 图4是表示本专利技术的电路组件的第一实施例相关、底部填料的注入后的状态的说明图。 图5是本专利技术的电路组件的第二实施例相关的要部剖面图。 图6是本专利技术的电路组件的第二实施例相关的电路基板的俯视图。 图7是本专利技术的电路组件的第三实施例相关的电路基板的俯视图。 图8是现有的电路组件相关的要部剖面图。 图9是现有的电路组件相关的电路基板的俯视图。 图10是现有的电路组件相关的半导体部件的仰视图。 图11是表示现有的电路组件相关、底部填料的注入过程的说明图。 图12是表示现有的电路组件相关、底部填料注入后的状态的说明图。 图中1-电路基板；1a-空白部；2-连接盘部；2a、2b-图案；3-布线图案；4-过孔导体；5-层状部；6-抗蚀膜；T-凸部；7-半导体部件；8-主体部；8a-空白部；9-电极；10-凸块；11-底部填料；12-分配器。具体实施方式下面参照附图对本专利技术的实施方式进行说明，图1是本专利技术的电路组件的第一实施例相关的要部剖面图，图2是本专利技术的电路组件的第一实施例相关的电路基板的俯视图，图3是本专利技术的电路组件的第一实施例相关、表示底部填料的注入后的状态的说明图。 此外，图5为本专利技术的电路组件的第二实施例相关的要部剖面图，图6为本专利技术的电路组件的第二实施例相关的电路基板的俯视图，图7是本专利技术的电路组件的第三实施例相关的电路基板的俯视图。 接下来，基于图1、图2对本专利技术的电路组件的第一实施例的结构进行说明，电路基板1由低温烧成陶瓷(LTCC)等的多层基板构成，在表面具有以一列状态配置为环状的多个连接盘部2、设置在叠层内的布线图案3和连接连接盘部2和布线图案3之间的过孔导体4。 该电路基板1在连接盘2的中央部设置有空白部1a，在该空白部1a设置有由多个岛状部构成的层状部5。该层状部5由在该实施例中没有电连接的导电材料构成的虚拟(dummy)连接盘部形成。 此外，在电路基板1的表面在漏出连接盘部2的状态下设置有抗蚀膜6，该抗蚀膜6设置在包括层状部5上的电路基板1的表面且在空白部1a中通过互相重叠的层状部5和抗蚀膜6形成凸部T。 另外，该凸部T也可使用由抗蚀剂等的绝缘材料构成的绝缘层来代本文档来自技高网...

【技术保护点】
一种电路组件，其特征在于，包括：半导体部件，在主体部的下面周边形成有多个电极；电路基板，设置有与所述电极对应的多个连接盘部；连接所述电极和所述连接盘部的凸块；和在覆盖该凸块的状态下由设置在所述电路基板和所述主 体部之间的树脂构成的底部填料，在没有形成所述凸块的所述主体部的下面中央部和与该下面中央部对置的所述电路基板之间，设置有用于使所述下面中央部和所述电路基板之间的间隙缩小的凸部。

【技术特征摘要】
JP 2005-12-26 2005-3726001.一种电路组件，其特征在于，包括半导体部件，在主体部的下面周边形成有多个电极；电路基板，设置有与所述电极对应的多个连接盘部；连接所述电极和所述连接盘部的凸块；和在覆盖该凸块的状态下由设置在所述电路基板和所述主体部之间的树脂构成的底部填料，在没有形成所述凸块的所述主体部的下面中央部和与该下面中央部对置的所述电路基板之间，设置有用于使所述下面中央部和所述电路基板之间的间隙缩小的凸部。2.根据权利要求1所述的电路组件，其特征在于，所述凸部设置于所述电路基板和所述主体部的任一...

【专利技术属性】
技术研发人员：本间友幸，千寻和夫，
申请(专利权)人：阿尔卑斯电气株式会社，
类型：发明
国别省市：JP[日本]