一种用于集成电路八边形低寄生电容的MOS器件制造技术

本实用新型专利技术公开了一种用于集成电路八边形低寄生电容的MOS器件，涉及半导体器件技术领域，包括，衬底；漏端，设置在所述衬底上；源端，设置在所述衬底上，所述源端设置有若干个，均匀布设在所述漏端的四周，且所述源端与所述漏端之间的间距相等，相邻两个所述源端之间留有间隙；栅极，设置在所述衬底上，且位于所述源端与所述漏端的间隙以及相邻所述源端之间的间隙内；以及，衬底接触端，设置在所述源端内，且与所述衬底连接。本实用新型专利技术极大地减少了MOS器件的整体面积，也使MOS器件各个点的背栅电阻更为均匀，同时，在保证MOS器件的宽度和长度不变的情况下，可调节漏端和栅极的交叠面积，减少漏端的寄生电容。减少漏端的寄生电容。减少漏端的寄生电容。

【技术实现步骤摘要】
一种用于集成电路八边形低寄生电容的MOS器件


[0001]本技术涉及半导体器件
，特别是涉及一种用于集成电路八边形低寄生电容的MOS器件。

技术介绍

[0002]传统的MOS管如图1所示，包含MOS器件所在的阱，MOS器件的栅极（G）、漏极（D）、源极（S）和衬底接触。传统的MOS器件中S端的面积等于D端的面积，D端的寄生电容偏大，用作大功率的MOS驱动管时，MOS管的宽度会较大，为了不违反相关的闩锁效应规则，MOS管不能只画成一个多finger的形式，需要多个MOS多finger的面积，中间插入多条衬底，如图2所示，这样就会导致芯片的面积变大。

技术实现思路

[0003]本技术所要解决的技术问题是，克服现有技术的缺点，提供一种用于集成电路八边形低寄生电容的MOS器件。
[0004]为了解决以上技术问题，本技术的技术方案如下：
[0005]一种用于集成电路八边形低寄生电容的MOS器件，包括，
[0006]衬底；
[0007]漏端，设置在所述衬底上；
[0008]源端，设置在所述衬底上，所述源端设置有若干个，均匀布设在所述漏端的四周，且所述源端与所述漏端之间的间距相等，相邻两个所述源端之间留有间隙；
[0009]栅极，设置在所述衬底上，且位于所述源端与所述漏端的间隙以及相邻所述源端之间的间隙内；以及，
[0010]衬底接触端，设置在所述源端内，且与所述衬底连接。
[0011]作为本技术所述用于集成电路八边形低寄生电容的MOS器件的一种优选方案，其中：所述漏端的截面呈多边形，且任一内角均大于90
°
。
[0012]作为本技术所述用于集成电路八边形低寄生电容的MOS器件的一种优选方案，其中：所述漏端的截面呈正八边形。
[0013]作为本技术所述用于集成电路八边形低寄生电容的MOS器件的一种优选方案，其中：所述源端设置有四个，均匀布设在所述漏端的四周。
[0014]作为本技术所述用于集成电路八边形低寄生电容的MOS器件的一种优选方案，其中：所述源端的截面均呈等腰梯形，且其上底朝向所述漏端。
[0015]本技术还公开了一种用作大功率的MOS驱动器件，包括若干个上述任一方案所述的用于集成电路八边形低寄生电容的MOS器件，若干个所述MOS器件呈阵列式排列，若干个所述MOS器件设置在同一衬底上，若干个所述MOS器件的栅极互相连接，且相邻两个所述MOS器件上相邻的所述源端互相连接。
[0016]本技术的有益效果是：
[0017]（1）本技术将源端设置在漏端的四周，将栅极设置在源端与漏端之间的间隙以及相邻源端之间的间隙内，并将衬底接触端设置在源端内，不用添加额外的衬底接触，极大地减少了MOS器件的整体面积，也使MOS器件各个点的背栅电阻更为均匀，同时，在保证MOS器件的宽度和长度不变的情况下，可调节漏端与栅极的交叠面积，减少漏端的寄生电容。
[0018]（2）本技术中将漏端设置为正八边形，使漏端的内角大于90
°
，避免产生尖角放电的现象。
[0019]（3）本技术中还可将若干个MOS器件呈阵列式排列，用作大功率的MOS驱动管，若干个MOS器件中栅极自动连接在一起，相邻MOS器件的源端也互相连接，不用另外添加衬底接触，极大地减少了芯片的面积。
附图说明
[0020]为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
[0021]图1为传统的MOS管的结构示意图；
[0022]图2为传统的MOS管用作大功率MOS驱动管的结构示意图；
[0023]图3为第一个实施例提供的用于集成电路八边形低寄生电容的MOS器件的结构示意图；
[0024]图4为图3中A
‑
A的截面示意图；
[0025]图5为本技术提供的用作大功率的MOS驱动器件的结构示意图；
[0026]图6为第二个实施例提供的用于集成电路八边形低寄生电容的MOS器件的结构示意图；
[0027]图7为图6中B
‑
B的截面示意图；
[0028]其中：1、衬底；2、漏端；3、源端；4、栅极；5、衬底接触端。
具体实施方式
[0029]为使本技术的内容更容易被清楚地理解，下面根据具体实施方式并结合附图，对本技术作出进一步详细的说明。
[0030]实施例1：
[0031]本实施例提供了一种用于集成电路八边形低寄生电容的MOS器件，为NMOS器件，包括P型衬底1，在P型衬底1上形成五个高掺杂的N+区，其中一个高掺杂的N+区为漏端2，其余四个高掺杂的N+区为源端3，分别均匀排布在漏端2的四周，如图1所示。在漏端2和源端3上引出的电极分别为漏极和源极。在P型衬底1的表面覆盖一层二氧化硅作为绝缘层，并在绝缘层上覆盖一层金属或多晶硅，其上引出的电极为栅极4。在本实施例中，栅极4位于漏端2与源端3之间的间隙以及相邻源端3之间的间隙内。
[0032]其中，漏端2的横截面呈多边形，且该多边形的任一内角均大于90
°
，这样可有效避免产生尖角放电的现象。在本实施例中，漏端2的横截面呈正八边形。
[0033]每个源端3的横截面均呈等腰梯形，四个源端3分别位于漏端2的前端、后端、左侧和右侧。每个源端3横截面的上底边均朝向漏端2，且与漏端2之间的间距均相等。相邻两个源端3之间均留有等宽的间隙。栅极4位于漏端2与源端3之间间隙以及相邻两个源端3之间的间隙内。源端3横截面的下底边与栅极4的边部围成八边形，如图1所示。
[0034]在每个源端3均设置有衬底接触端5，该衬底接触端5与P型衬底1连接。在衬底1接触端上引出的电极为衬底1电极。
[0035]上述的用于集成电路八边形低寄生电容的MOS器件，中间为漏端2，漏端2四周为源端3，在漏端2与源端3之间的区域内为MOS器件的栅极4，衬底1接触端设置在源端3内，不用添加额外的衬底接触，这样极大地减少了MOS器件的整体面积，也让MOS器件个点的背栅电阻更为均匀，同时，在保证MOS器件的宽度和长度不变的情况下，可调节漏端2与栅极4之间的交叠面积，减少漏端2的寄生电容。
[0036]另外，本实施例还提供了一种用作大功率的MOS驱动器件，包括若干个按照阵列式排布的上述MOS器件，如图3所示。若干个MOS器件设置在同一衬底1上，且相邻两个MOS器件上相邻源端3互相连接，若干个MOS器件的栅极4自动连接在一起，不用另外添加衬底接触，极大地减少了芯片的面积。
[0037]实施例2：
[0038]本实施例提供了一种用于集成电路八边形低寄生电容的MOS器件，与实施例1的不同之处在于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于集成电路八边形低寄生电容的MOS器件，其特征在于：包括，衬底(1)；漏端(2)，设置在所述衬底(1)上；源端(3)，设置在所述衬底(1)上，所述源端(3)设置有若干个，均匀布设在所述漏端(2)的四周，且所述源端(3)与所述漏端(2)之间的间距相等，相邻两个所述源端(3)之间留有间隙；栅极(4)，设置在所述衬底(1)上，且位于所述源端(3)与所述漏端(2)的间隙以及相邻所述源端(3)之间的间隙内；以及，衬底(1)接触端，设置在所述源端(3)内，且与所述衬底(1)连接。2.根据权利要求1所述的用于集成电路八边形低寄生电容的MOS器件，其特征在于：所述漏端(2)的截面呈多边形，且任一内角均大于90
°
。3.根据权利要求2所述的用于集成...

【专利技术属性】
技术研发人员：李星星，
申请(专利权)人：江苏高格芯微电子有限公司，
类型：新型
国别省市：