一种用于集成电路的新型蛇形MOS器件制造技术

本实用新型专利技术公开了一种用于集成电路的新型蛇形MOS器件，涉及半导体器件技术领域，包括衬底；栅极，呈条状设置在所述衬底上，所述栅极的两端均沿延伸至所述衬底外，所述栅极将所述衬底表面分隔为互不连通的第一区域和第二区域，漏端，设置在所述衬底上的所述第一区域内；源端，设置在所述衬底上的所述第二区域内；以及，衬底接触端，设置在所述源端内，且与所述衬底连接。本实用新型专利技术将栅极呈蛇形排布在衬底上，使MOS器件中的漏端和源端呈相互交叉的手指状，使MOS管均匀导通，进而使电流均匀地从源极泄放到漏极，另外，将衬底接触设置在源端内，不用另外添加衬底接触，极大地减小了MOS器件的整体面积，也使MOS器件各个点的背栅电阻更为均匀。为均匀。为均匀。

【技术实现步骤摘要】
一种用于集成电路的新型蛇形MOS器件


[0001]本技术涉及半导体器件
，特别是涉及一种用于集成电路的新型蛇形MOS器件。

技术介绍

[0002]传统的MOS管如图1所示，包含MOS器件所在的阱，MOS器件的栅极（G）、漏极（D）、源极（S）和衬底接触。传统的MOS器件中S端的面积等于D端的面积，D端的寄生电容偏大，用作大功率的MOS驱动管时，MOS管的宽度会较大，为了不违反相关的闩锁效应规则，MOS管不能只画成一个多finger的形式，需要多个MOS多finger的形式，中间插入多条衬底，如图2所示，这样就会导致芯片的面积变大。

技术实现思路

[0003]本技术所要解决的技术问题是，克服现有技术的缺点，提供一种用于集成电路的新型蛇形MOS器件。
[0004]为了解决以上技术问题，本技术的技术方案如下：
[0005]一种用于集成电路的新型蛇形MOS器件，包括，
[0006]衬底；
[0007]栅极，呈条状设置在所述衬底上，所述栅极的两端均沿延伸至所述衬底外，所述栅极将所述衬底表面分隔为互不连通的第一区域和第二区域，
[0008]漏端，设置在所述衬底上的所述第一区域内；
[0009]源端，设置在所述衬底上的所述第二区域内；以及，
[0010]衬底接触端，设置在所述源端内，且与所述衬底连接。
[0011]作为本技术所述用于集成电路的新型蛇形MOS器件的一种优选方案，其中：所述栅极呈蛇形布设在所述衬底上。
[0012]作为本技术所述用于集成电路的新型蛇形MOS器件的一种优选方案，其中：所述栅极的两端分别延伸至有源区外。
[0013]作为本技术所述用于集成电路的新型蛇形MOS器件的一种优选方案，其中：所述漏端和所述源端上均设置有若干个接触孔。
[0014]作为本技术所述用于集成电路的新型蛇形MOS器件的一种优选方案，其中：所述栅极布设的延伸方向平行于所述衬底的长度方向。
[0015]本技术的有益效果是：
[0016]本技术将栅极呈蛇形排布在衬底上，使MOS器件中的漏端和源端呈相互交叉的手指状，使MOS管均匀导通，进而使电流均匀地从源极泄放到漏极，另外，将衬底接触设置在源端内，不用另外添加衬底接触，极大地减小了MOS器件的整体面积，也使MOS器件各个点的背栅电阻更为均匀。
附图说明
[0017]为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
[0018]图1为传统的MOS管的结构示意图；
[0019]图2为传统的MOS管用作大功率MOS驱动管的结构示意图；
[0020]图3为第一个实施例提供的用于集成电路的新型蛇形MOS器件的结构示意图；
[0021]图4为图3中A
‑
A的截面示意图；
[0022]图5为图3中B
‑
B的截面示意图；
[0023]图6为第二个实施例提供的用于集成电路的新型蛇形MOS器件的结构示意图；
[0024]图7为图6中A
‑
A的截面示意图；
[0025]图8为图6中B
‑
B的截面示意图；
[0026]其中：1、衬底；2、栅极；3、漏端；4、源端；5、衬底接触端。
具体实施方式
[0027]为使本技术的内容更容易被清楚地理解，下面根据具体实施方式并结合附图，对本技术作出进一步详细的说明。
[0028]实施例1：
[0029]本实施例提供了一种用于集成电路的新型蛇形MOS器件，为NMOS器件包括P型衬底1，在P型衬底1上形成两个高掺杂的N+区，其中一个N+区为漏端3，另一个N+区为源端4。在漏端3和源端4上引出的电极分别为漏极和源极。在P型衬底1的表面覆盖一层二氧化硅作为绝缘层，并在绝缘层上覆盖一层金属或多晶硅，其上引出的电极为栅极2。
[0030]其中，栅极2呈条状，且呈蛇形布设在P型衬底1表面，且布设时的延伸方向平行于衬底1的长度方向。栅极2的两端分别延伸至有源区（即漏端和源端）之外。这样栅极2将衬底1表面分隔成第一区域和第二区域，且第一区域和第二区域互不连通。漏端3设置在第一区域内，源端4设置在第二区域内。
[0031]在漏端3和源端4内均设置有若干个接触孔，用于将电极引出。在源端4内还设置有衬底接触端5，该衬底接触端5与P型衬底1连接。在衬底接触端5上引出的电极为衬底1电极。
[0032]上述用于集成电路的新型蛇形MOS器件，将衬底1接触设置在源端4内，不同另外添加衬底1接触，极大地减少了MOS器件的整体面积，也让MOS器件各个点的背栅电阻变得更加均匀。另外，栅极2呈蛇形排布在衬底1上，使MOS器件中的漏端3和源端4呈相互交叉的手指状，使MOS管均匀导通，进而使电流均匀地从源极泄放到漏极。
[0033]实施例2：
[0034]本实施例提供了一种用于集成电路的新型蛇形MOS器件，与实施例1的不同之处在于：本实施例中MOS器件为PMOS器件，包括N型衬底1，在N型衬底1上形成两个高掺杂的P+区，其中一个P+区为漏端3，另一个P+区为源端4。在漏端3和源端4上引出的电极分别为漏极和源极。在N型衬底1的表面覆盖一层二氧化硅作为绝缘层，并在绝缘层上覆盖一层金属或多晶硅，其上引出的电极为栅极2。
[0035]其中，栅极2呈条状，且呈蛇形布设在P型衬底1表面。栅极2的两端分别延伸至有源区（即漏端和源端）之外。这样栅极2将衬底1表面分隔成第一区域和第二区域，且第一区域和第二区域互不连通。漏端3设置在第一区域内，源端4设置在第二区域内。
[0036]在漏端3和源端4内均设置有若干个接触孔，用于将电极引出。在源端4内还设置有衬底1接触端，该衬底1接触端与P型衬底1连接。在衬底1接触端上引出的电极为衬底1电极。
[0037]除上述实施例外，本技术还可以有其他实施方式；凡采用等同替换或等效变换形成的技术方案，均落在本技术要求的保护范围。
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【技术保护点】

【技术特征摘要】
1.一种用于集成电路的新型蛇形MOS器件，其特征在于：包括，衬底(1)；栅极(2)，呈条状设置在所述衬底(1)上，所述栅极(2)的两端均沿延伸至所述衬底(1)外，所述栅极(2)将所述衬底(1)表面分隔为互不连通的第一区域和第二区域，漏端(3)，设置在所述衬底(1)上的所述第一区域内；源端(4)，设置在所述衬底(1)上的所述第二区域内；以及，衬底接触端(5)，设置在所述源端(4)内，且与所述衬底(1)连接。2.根据权利要求1所述的用于集成电路的新型...

【专利技术属性】
技术研发人员：李星星，
申请(专利权)人：江苏高格芯微电子有限公司，
类型：新型
国别省市：