存储单元阵列及其制造方法技术

本发明专利技术提供了一种半导体存储单元阵列及其制造方法，其中在基底上形成多个位线扩散，并且在所述位线扩散之间形成存储单元，各对单元具有相邻于所述位线扩散的第一和第二导体、在所述第一和第二导体旁边的浮置栅极、在所述浮置栅极之间的擦除栅极、和在所述擦除栅极下面的基底内的源极线扩散，和电容耦合到所述浮置栅极的至少一个附加导体。在一些公开的实施例中，相邻于所述位线扩散的导体是字线，并且附加导体由耦合到浮置栅极对应之一的耦合栅极对或者耦合到两个浮置栅极的单耦合栅极组成。在另一实施例中，相邻于所述位线扩散的导体是编程线，并且第三导体是在垂直于所述编程线和所述扩散方向上延伸的字线。

【技术实现步骤摘要】

本专利技术总体涉及半导体存储装置，更具体地涉及NOR闪存及其制造工艺。
技术介绍
当前可以获得几种形式的非易失性存储器，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、和闪存EEPROM。闪存已被广泛应用于例如存储卡、个人数字助理(PDA)、蜂窝电话和MP3播放器的装置的高容量存储器中。
技术实现思路
本专利技术的目的是提供一种新的改进了的半导体存储装置及其制造工艺。本专利技术的另一目的是提供可以克服现有技术的局限和缺点的具有上述特性的半导体存储装置及其工艺。根据本专利技术通过提供半导体存储阵列及其制造工艺可以实现这些和其它的目的，其中多个位线扩散形成于基底上，并且在位线扩散之间按对形成存储单元，各对单元具有相邻于位线扩散的第一和第二导体，在第一和第二导体侧部的浮置栅极、在浮置栅极之间的擦除栅极、和在擦除栅极下面的基底内的源极扩散，和电容耦合到浮置栅极的至少一个附加导体。在一些公开的实施例中，相邻于位线扩散的导体是字线，并且附加导体由或者耦合到各自的浮置栅极的耦合栅极对或者是耦合到两个浮置栅极的单耦合栅极组成。在另一实施例中，相邻于位线扩散的导体是编程线，并且第三导体是在垂直于编程线和扩散的方向上延伸的字线。附图说明图1是根据本专利技术的NOR闪存单元阵列的一实施例的俯视平面图。图2是沿图1中2-2线所取的截面图。图3是图1的实施例的6×4单元阵列的电路图。图4A-4Q是示出根据本专利技术的制造图1的存储单元阵列的工艺的一实施例中的步骤的截面图。图5是根据本专利技术的NOR闪存单元阵列的另一实施例的俯视平面图，耦合栅极以粗实线绘出以便更好地示出其轮廓。图6是沿图5的6-6线所取的截面图。图7是根据本专利技术的存储单元阵列的另一实施例的俯视平面图。图8是沿图7中8-8线所取的截面图。图9-12是沿图8中9-9、10-10、11-11、12-12线所取的截面图。图13是图7的实施例的6×4单元阵列的电路图。图14A-14N是示出根据本专利技术的制造图7的存储单元阵列的工艺的一实施例中的步骤的截面图。具体实施例方式如在图1中所示出的，存储器包括NOR型裂栅闪存单元，各个单元具有根据单元的状态(“0”或“1”)或正或负充电的浮置栅极。阵列按行或按列布置，位线21垂直延伸并且源极线13、字线14、耦合栅极16、和擦除栅极17都水平延伸并且垂直于位线。阵列形成于基底19上，基底可以是P型硅基底或其中形成了P阱的N型硅基底。如在图2中所示出的，在基底内的位线扩散21之间成对布置各列中的单元。除了浮置栅极11之外，各单元还包括字线14和耦合栅极16，字线位于浮置栅极和位线扩散之一之间并且耦合栅极通常位于浮置栅极上方。两个单元成对共享位于浮置栅极之间的公共源极扩散13和公共擦除栅极17。单元位于其中的列的位线12通过接触22连接到位线扩散。相邻列中的单元通过浅沟槽隔离区20而相互分开和隔离，浅沟槽隔离区20在相邻单元内的浮置栅极和位线扩散之间延伸并且将其分开，同时允许源极线扩散、擦除栅极、控制栅极、字线、和位线穿过。浮置栅极11由掺杂以剂量为1020至1021/cm3的磷、砷或硼的多晶硅制造，并且具有730至1900的量级的厚度或高度，浮置栅极的外边部与源极线扩散13的外边部对齐。字线14和擦除栅极17也由掺杂以剂量为1020至1021/cm3的磷、砷或硼的多晶硅制造，并且分别具有300至1000量级的厚度或高度。擦除栅极直接位于源极线扩散上方并且通过具有150至250量级的厚度的氧化层23而被绝缘。字线14通过具有30至100量级的厚度的氧化层24而与基底的上表面隔离。浮置栅极11通过具有100量级厚度的氧化物层26与基底的上表面绝缘并且通过具有150量级的厚度的氧化物层27、28与字线14和擦除栅极17的侧壁绝缘。通过化学气相沉积(CVD)形成并且具有400至800量级的厚度的氧化物或氮化物层29覆盖字线和擦除栅极。浮置栅极的上部在氧化物/氮化物层29上方延伸，并且耦合栅极16在浮置栅极上方居中。耦合栅极比浮置栅极宽，耦合栅极的外边部分沿浮置栅极的侧部向下延伸至氧化物/氮化物层，耦合栅极的下部因而覆盖并且包围浮置栅极的上部从而提供耦合栅极和浮置栅极之间的电容耦合的延伸区。耦合栅极17还可以由掺杂以剂量为1020至1021/cm3的磷、砷或硼的多晶硅制造，并且具有在氧化物/氮化物层上1000至2500量级的厚度或高度。具有100至200量级的厚度的介电层31使各耦合栅极与浮置栅极的上部和氧化物/氮化物层相互隔离。介电层可以是纯氧化物膜、氮氧化物膜、或氧化物、氮化物和氧化物(ONO)层的组合，例如在两个氧化物层之间的氮化物层。例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料32在整个晶片上方延伸，位线12在玻璃材料顶部上且位线接触22通过开口33在其内延伸。位线扩散21由在列中相邻对的单元共享，且在相邻对中的单元的字线14′、14″在图2中示出。图3示出了具有在图1中示出的4行和6列的NOR型裂栅单元阵列。每行具有一条字线并且每列具有一条位线。对于给定的应用，所述阵列可以具有任何希望数量的行和列，并且典型的块可以具有例如64行(64字线)和4k列(4096)位线。对于块中所有8行的源极线、擦除栅极、和耦合栅极可以被编组到一起并且各个组仅连接到一个端子从而简化阵列编码。通过寻址字线和位线而选择单独的单元，并且在图3的实施例中，例如通过寻址字线WLX、位线BLY而选择单元34。其它的字线和位线未被选择，而且在其它块内的源极线、擦除栅极和耦合栅极也是如此。通过对浮置栅极的热载流子注入，被选择的单元被编程或设置为逻辑0，并且通过从浮置栅极至擦除栅极的电子隧道效应被擦除或回到逻辑1状态。在表1中概述了不同单元阵列操作的操作条件。表1 可以按逐位方式进行编程，在热电子编程期间，9V被施加到耦合栅极从而提供对浮置栅极的耦合，并且5.0V被施加到源极线和擦除栅极。大约1.6V的电压被施加到字线并且编程电流Ip被施加到位线。所述电流典型地为1-10μA的量级，尽管在一些应用中可以低至0.1μA。可以以两种方式之一进行擦除。在第一种方式中，施加-10V到耦合栅极，施加5.0V到擦除栅极，并且源极线可以是0V或5V。擦除时间在1-10ms的量级，电子从浮置栅极隧穿到擦除栅极。还可以通过对擦除栅极施加10V电压而不对耦合栅极施加任何电压来进行擦除。当负电压施加到耦合栅极时，耦合栅极耦合到浮置栅极，并且浮置栅极上的高负电势提高了电子耦合并且允许较低的电压施加到擦除栅极上。但是，如果擦除栅极和源极线之间的氧化物或介电层足够厚，则擦除栅极可以维持电压(例如10-15V)，该电压高到足以引起从浮置栅极至擦除栅极的电子隧道效应，而不对耦合栅极施加任何负电势并且不引起擦除栅极和源极线之间的氧化物击穿。对于NOR型裂栅单元，单元可以被过擦除，即擦除到负阈值电压。通过施加Vcc至编程栅极和字线，并且对于位线施加Vr，被选择的单元就绪。图1的存储单元阵列可以通过在图4A-4Q中示出的工艺制造。在硅基底19内形成深度为0.15μm至0.30μm量级的浅沟槽并且填充以热生长氧化物和高密度等离子体本文档来自技高网...

【技术保护点】
一种存储单元阵列，包括：第一导电类型的基底、在第一基底上的第二导电类型的空间上隔离的第一和第二区、相邻于所述第一和第二区的第一和第二字线、在第一区和第二区之间的基底上的第二导电类型的第三区、在第三区上方的擦除栅极、在所述字线和擦除栅极之间的第一和第二浮置栅极、覆盖所述浮置栅极的耦合栅极、在垂直于所述字线的方向上延伸的位线，和互连第一和第二区和所述位线的位线接触。

【技术特征摘要】
US 2006-5-5 11/381,9481.一种存储单元阵列，包括第一导电类型的基底、在第一基底上的第二导电类型的空间上隔离的第一和第二区、相邻于所述第一和第二区的第一和第二字线、在第一区和第二区之间的基底上的第二导电类型的第三区、在第三区上方的擦除栅极、在所述字线和擦除栅极之间的第一和第二浮置栅极、覆盖所述浮置栅极的耦合栅极、在垂直于所述字线的方向上延伸的位线，和互连第一和第二区和所述位线的位线接触。2.根据权利要求1的存储单元阵列，其中所述耦合栅极比浮置栅极宽，并且所述耦合栅极的下部覆盖并且包围所述浮置栅极的上部从而提供耦合栅极和浮置栅极之间延伸的电容耦合。3.根据权利要求1的存储单元阵列，其中正电压施加到所述擦除栅极并且负电压施加到所选择单元的耦合栅极从而产生从所述浮置栅极到擦除栅极的电子隧道效应。4.根据权利要求1的存储单元阵列，还包括所述擦除栅极和第三区之间足够厚度的栅极氧化物，使得所述擦除栅极可以保持足够高的电压从而产生从浮置栅极之一至擦除栅极的电子隧道效应而不引起栅极氧化物的击穿。5.根据权利要求4的存储单元阵列，其中所述栅极氧化物具有150至250的量级的厚度，并且将10-15V量级的电压施加到所述擦除栅极上。6.根据权利要求1的存储单元阵列，其中所述第一和第二区是位线扩散，并且第三区是源极扩散。7.一种存储单元阵列，包括基底、在所述基底上的第一和第二位线扩散、相邻于所述位线扩散的第一和第二编程栅极、在所述位线扩散之间的中间的基底上的源极线扩散、在所述源极线扩散上的擦除栅极、在所述编程栅极和擦除栅极之间的第一和第二浮置栅极、和垂直于所述位线和源极线扩散的字线，覆盖所述编程和擦除栅极，并且与所述浮置栅极电容耦合。8.根据权利要求7的存储单元阵列，其中所述字线的下部覆盖并且包含所述浮置栅极的上部从而提供所述字线和浮置栅极之间的延伸的电容耦合。9.根据权利要求7的存储单元阵列，其中正电压施加到所选择的单元的擦除栅极上并且负电压施加到所述字线上从而产生从所述浮置栅极到擦除栅极的电子隧道效应。10.根据权利要求7的存储单元阵列包括擦除栅极和第三区之间足够厚度的栅极氧化物使得擦除栅极可以保持足够高的电压从而产生从浮置栅极之一至擦除栅极的电子隧道效应而不引起栅极氧化物的击穿。11.根据权利要求10的存储单元阵列，其中所述栅极氧化物具有在150至250的量级的厚度，并且将10-15V量级的电压施加到所述擦除栅极上。12.一种存储单元阵列，包括基底、在所述基底上的多个位线扩散、在所述位线上方的第一方向上延伸的位线、和按对在所述位线扩散之间形成的存储单元，所述各对单元具有相邻于所述位线扩散且垂直于所述位线的字线、字线旁的浮置栅极、电容耦合到所述浮置栅极的至少一个耦合栅极，所述浮置栅极之间的擦除栅极、在所述擦除栅极下面的源极线扩散、和互连位线扩散和位线之一的位线接触。13.根据权利要求12的存储单元阵列，其中在每对中分离的耦合栅极在两个单元中耦合到所述浮置栅极。14.根据权利要求12的存储单元阵列，其中所述耦合栅极的下部覆盖并且包围所述浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间延伸的电容耦合。15.根据权利要求12的存储单元阵列，其中在每对中单耦合栅极在两个单元中耦合到所述浮置栅极。16.根据权利要求15的存储单元阵列，其中所述耦合栅极具有中心干线和多个从所述干线延伸并且覆盖所述浮置栅极的支线。17.根据权利要求15的存储单元阵列，其中所述耦合栅极的下部覆盖并且包围所述浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间的延伸的电容耦合。18.一种存储单元阵列，包括基底、在所述基底上的多个位线扩散、垂直于所述位线扩散的字线、和按对在所述位线扩散之间形成的存储单元，所述各对单元具有相邻于所述位线扩散的编程栅极、在所述编程栅极旁耦合到所述字线之一的浮置栅极、所述浮置栅极之间的擦除栅极、和在所述擦除栅极下面在基底中的源极线扩散、在垂直于所述字线方向上延伸的位线、和互连所述位线扩散和位线的位线接触。19.根据权利要求18的存储单元，其中所述字线的下部覆盖并且包围所述浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间延伸的电容耦合。20.一种存储单元阵列，包括基底、在所述基底上的多个位线扩散、按对在所述位线之间形成的存储单元，各对单元分别具有相邻于所述位线扩散的第一和第二导体、在所述第一和第二导体旁边的浮置栅极、在所述浮置栅极之间的擦除栅极、和在所述擦除栅极下面的基底中的源极线扩散；和电容耦合到所述浮置栅极的至少一个附加导体。21.根据权利要求20的存储单元阵列，其中所述至少一个附加导体包括在平行于所述擦除栅极的方向上延伸并且在所述对中耦合到浮置栅极的对应之一的耦合电极对。22.根据权利要求20的存储单元阵列，其中所述至少一个附加导体是在平行于所述擦除栅极方向上延伸并且在所述对中耦合到两个浮置栅极的单耦合电极。23.根据权利要求20的存储单元阵列，其中所述至少一个附加导体是在垂直于所述第一和第二导体的方向上延伸并且在所述对中耦合到两个浮置栅极的字线。24.一种制造存储单元阵列的方法，包括的步骤是形成源极线扩散和擦除栅极，擦除栅极覆盖所述源极扩散；在所述擦除栅极的相对侧形成字线；在所述字线和擦除栅极之间形成浮置栅极；形成电容耦合到所述浮置栅极的至少一个耦合栅极；在所述字线旁边形成位线扩散；形成在垂直于所述字线的方向上延伸的位线；并且用位线接触互连所述位线扩散和位线。25.根据权利要求24的方法，其中所述擦除栅极在所述源极线扩散形成之前形成。26.根据权利要求24的方法，其中所述字线与所述擦除栅极同时形成。27.根据权利要求24的方法，其中所述字线在所述位线扩散形成之前形成。28.根据权利要求24的工艺，其中对于各个所述浮置栅极形成分离的耦合栅极。29.根据权利要求24的工艺，其中对于所述两...

【专利技术属性】
技术研发人员：陈邦明，普拉蒂普滕塔苏德，范德慈，
申请(专利权)人：西利康存储技术股份有限公司，
类型：发明
国别省市：US[美国]