减少字线耦合噪声的置乱方法技术

本发明专利技术公开了一种减小由于字线耦合造成的阵列噪声的存储电路和方法。所述电路包括多个排列成行和列的存储单元。每一行具有第一部分（１１０２）和第二部分（１１０８）。第一导体耦合到每个第一部分中各自列的存储单元。第二导体耦合到每个第二部分中各自的列。第三导体耦合到在第一行第一部分（１１０２）和第二行第二部分（１１０８）中每个存储单元的控制端。在所描述的实施例中，通过路由字线来限制相邻逻辑字线的长接近度（ｌｅｎｇｔｈ　　ｐｒｏｘｉｍｉｔｙ），减小了电容性耦合。

【技术实现步骤摘要】
【国外来华专利技术】
0001本专利技术一般涉及电子电路，更具体地，涉及半导体集成电路中的噪声降低。
技术介绍
0002非易失性存储电路，例如电可擦除可编程只读存储器(EEPROM)和闪存EEPROM，几十年来已经被广泛应用于包括计算机存储器，汽车应用和视频游戏的各种电路应用中。然而，许多新应用对上一代非易失性存储器除了要求对电池供电电路的低功率消耗外，对存取时间和存储密度亦有要求。对这些低功率应用特别有吸引力的一种非易失性存储技术是铁电体存储单元。铁电体存储单元的一个主要优势是与前几代浮栅(floating gate)存储器相比，写操作需要的能量大约要少3个数量级。而且，它们不需要高压电源来编程和擦除存储在浮栅上的电荷。因此，降低了电路的复杂性，提高了可靠性。0003术语“铁电体”的用词略有不当，这是因为目前的铁电体电容器并不包含任何含铁材料。典型的铁电体电容器包括两个空间距离靠近的导电板之间形成的铁电体材料的电介质。已经为大家接受的一族称作“钙钛矿”的铁电体材料具有通式ABO3。该族包括锆钛酸铅(PZT)，其分子式为Pb(ZrxTi1-x)O3。这种材料是一种具有期望特性的电介质，所述期望特性即适当电场使栅格的中心原子移位。这种被移位的中心原子(钛或锆)在去掉电场后保持移位，从而存储净电荷。另一族铁电体材料是钛酸锶铋(SBT)，其分子式为SbBi2Ta2O9。但是这两种铁电体材料都会经受疲劳和压印。疲劳的特征在于净存储电荷随着铁电体电容器的重复周期逐渐减少。压印是如果铁电体电容器保持在一种状态很长时间，就宁愿保持那种状态而非另一种状态的趋势。0004图1示出了现有技术中一种典型的一个晶体管、一个电容器(1T1C)的铁电体存储单元。除了铁电体电容器100外，铁电体存储单元类似于1T1C动态随机存取存储器(DRAM)单元。铁电体电容器(FeCAP)100被连接于极板线110和存储节点112之间。存取晶体管102具有一条连接于位线108和存储节点112之间的电流路径。存取晶体管102的控制栅被连接到字线106，以控制铁电体存储单元的数据读写。此数据被存储为对应于单元电压VCAP的极化电荷。位线BL的寄生电容由电容器CBL104表示。0005参考图2，其中具有一条与铁电体电容器100对应的磁滞曲线。该磁滞曲线包括沿垂直轴的净电荷Q或极化，以及沿水平轴的电压。按照惯例，单元电压的极性定义为如图1所示。因此，存储“0”时特征在于极板线端相对于存取晶体管端的电压为正。存储“1”时特征在于极板线端相对于存取晶体管端的电压为负。在写操作中，通过在铁电体电容器上施加电压Vmax来存储“0”。这在铁电体电容器内存储了饱和电荷Qs。然而，由于铁电体电容器包括与开关元件并联的线性元件。因此，当去掉电场时，线性元件放电，仅有剩余电荷Qr保留在开关元件中。通过给铁电体电容器施加-Vmax，存储的“0”被重写为“1”。这使铁电体电容器的线性和开关元件充电到-Qs的饱和电荷。当去掉电场时，存储的电荷回到-Qr。最后，矫顽点VC和-VC是磁滞曲线上的最小电压，其将使存储的数据状态退化。例如，在铁电体电容器上施加VC将使存储的“1”退化，即使它并不足以存储“0”。因此，特别重要的是，除非正在对铁电体电容器进行存取，否则应避免电压处于这些矫顽点附近。0006参考图3，其中说明了如图1所示的铁电体存储单元的典型写入顺序。开始时，位线(BL)、字线(WL)和极板线(PL)都为低。上面一行磁滞曲线表示写“1”，下面一行表示写“0”。“1”或“0”开始都存储在每个示例性储存单元中。当位线BL和字线WL为高而极板线PL为低时，执行写“1”。这在铁电体电容器上施加了负电压，并将其充电为-Qs。当极板线PL变成高时，铁电体电容器上的电压为0V，存储的电荷恢复为-Qr。在写周期的末端，位线BL和字线WL变低，存储的电荷-Qr保持在铁电体电容器内。替代性地，当位线BL保持为低，而极板线PL变成高时，产生写“0”。这在铁电体电容器上施加了正电压，并将其充电到表示存储了“1”的Qs。当极板线PL变成低时，铁电体电容器两端的电压为0V，存储的电荷恢复为表示存储“0”的Qr。0007图1的铁电体存储器的阶跃检测读操作示于图4。上面一行磁滞曲线表示读“0”。下面一行磁滞曲线表示读“1”。字线WL和极板线PL开始时都为低。位线BL预充电为低。在时刻t0时，预充电信号PRE变成低，允许位线BL浮动。在时刻t1和t2，字线WL和极板线PL分别变成高，由此使每个存储单元连接到有效字线WL和极板线PL，以与各自的位线共享电荷。与在时刻t2和t3之间所示的存储“0”相比，存储的“1”将与寄生位线电容CBL共享更多的电荷，并产生更高的位线电压。在每个被存取的位线的互补位线上生成参考电压(未示出)。在时刻t3，该参考电压处于“1”和“0”电压之间。“1”或“0”电压和对应的参考电压之间的差值电压被施加到每个各自的读出放大器。在时刻t3，该读出放大器被激活，以放大该差值电压。当各个位线电压在时刻t3后被完全放大时，读“0”曲线单元电荷从Qr增加至Qs。通过比较，读“1”数据状态已经从存储“1”变成存储“0”。因此，读“0”操作是非破坏性的，但读“1”操作是破坏性的。在时刻t4，极板线PL变成低，并向读“1”单元施加-Vmax，由此存储-Qs。同时，零电压被施加给读“0”单元，且电荷Qr被存储。在读周期末端，信号PRE变成高，并对两条位线BL进行预充电，使其返回到零伏特或接地。字线变成低，由此使铁电体电容器与位线隔离。因而，零伏特被施加给读“1”单元，-Qr被存储。0008现在参考图5，它说明了铁电体存储电路的脉冲检测读操作。读操作开始于时刻t0，此时预充电信号PRE变成低，允许位线BL浮动。字线WL和极板线PL开始为低，位线BL被预充电为低。在时刻t1，字线WL变成高，由此将铁电体电容器耦合到各自的位线。然后，在时刻t2极板线PL变成高，由此允许每个存储单元与各自的位线共享电荷。铁电体存储单元与它们各自的位线BL共享电荷，并产生各自的差值电压。这里，V1表示数据“1”，V0表示数据“0”。然后在时刻t3前，极板线PL变成低，且共模差值电压变成接近零。可用于检测的差值电压是时刻t3的V1和V0中的一个和参考电压(未示出)之间的差值，该参考电压大致位于时刻t3的电压V1和V0的中间。差值电压在时刻t3被各自的读出放大器放大，并且全位线BL电压在极板线PL为低时产生。因此，当极板线PL为低时且数据“1”位线BL为高时，数据“1”单元被完全存储。接着，当数据“0”位线BL保持低时，极板线PL变成高。因此，数据“0”单元被存储。极板线PL在时刻t4变成低，预充电信号PRE在时刻t5变成高。预充电信号PRE的高电平将位线预充电到地电压或VSS。在时刻t6，字线WL变成低，从而将铁电体电容器从位线分离，并完成脉冲检测周期。0009参考图7，它是铁电体存储电路的示意图。尽管存储电路包括许多相似的存储阵列，但为了清楚起见，仅显示了一部分阵列。存储阵列包括布置成与字线702，704，706对应的行和列750，752的存储单元。每个存储单元是用行和列相交处的圆圈表示的。存储电路包括16条极板线710-718。本文档来自技高网...

【技术保护点】
一种包括存储电路的装置，所述存储电路包括：排列成行和列的多个存储单元，每一行具有第一部分和第二部分；第一导体，其被耦合到每个第一部分中各自列的存储单元；第二导体，其被耦合到每个第二部分中各自的列；和第三导体， 其被耦合到第一行第一部分和第二行第二部分中每个存储单元的控制端。

【技术特征摘要】
【国外来华专利技术】US 2004-10-18 10/968,7981.一种包括存储电路的装置，所述存储电路包括排列成行和列的多个存储单元，每一行具有第一部分和第二部分；第一导体，其被耦合到每个第一部分中各自列的存储单元；第二导体，其被耦合到每个第二部分中各自的列；和第三导体，其被耦合到第一行第一部分和第二行第二部分中每个存储单元的控制端。2.如权利要求1所述的装置，其中所述第一和第二导体是位线，且其中所述第三导体是字线。3.如权利要求2所述的装置，包括耦合到所述多个存储单元的多条极板线。4.如权利要求2或3所述的装置，包括第一对字线，其被耦合到每个第一部分中所述各自列的存储单元，其中所述第一行的第一部分位于所述第一对字线之间并与其相邻；和第二对字线，其不同于所述第一对字线，且被耦合到每个第二部分中所述各自列的存储单元，其中所述第二行的第二部分位于所述第二对字线之间并与其相邻。5.如权利要求4所述的装置，其中所述第三导...

【专利技术属性】
技术研发人员：SK马东，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]