半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，在该半导体器件中半导体芯片安装于基板上方。该半导体器件包括多个贯通互连，该贯通互连配置来形成于每个穿透基板的通孔内且从半导体芯片被引到半导体芯片的相对侧上的基板的面。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，其在形成于衬底中的通孔内具有从基板的前面穿透到其背面的贯通互连，且具体而言涉及一种半导体器件，其中多个通互连形成于通孔内，以及制造该半导体器件的方法。
技术介绍
为了缩小比如便携设备的电子设备的尺寸、重量、功耗和成本，广泛采用了系统封装(SiP)技术，在SiP中多个芯片、无源元件等被组装在一个封装体内。在实现SiP的三维(3D)安装时，沿3D方向的连接在封装体中通过芯片之间或芯片与插入衬底之间的引线键合来实现。然而，引线键合涉及以下的问题(1)难于堆叠多个具有相同尺寸的芯片；(2)引线键合的较大的引线长度导致较高的电感，且由此使得难于保证芯片之间的高速信号传输；和(3)组装在一个封装中的大量的芯片或安装于一个封装内的逻辑LSI的大量的端子导致封装中的数量大得多的互连，且因此使得难于通过引线键合实现连接。在芯片之间的信号传输的速度上，SiP具有劣于芯片上系统(SoC)的缺点。在SoC中，所需的功能被集成在一个芯片半导体衬底上以实现数字设备的高性能、小尺寸和小重量。在芯片之间的互连方法中，除了引线键合之外，还有倒装片连接和由贯通电极的连接。在倒装片连接中，使得芯片的电路面彼此面对且通过凸点彼此连接。贯通电极由将比如Cu的金属埋入通孔中来形成，所述通孔从电路面(有源面)穿透芯片到其背面。在使用贯通电极的连接中，互连垂直形成于芯片中，且因此可以在芯片之间与在芯片和插入装置之间实现经由最短距离的连接。因此，可以实现极短的互连长度，其允许缩短互连延迟时间。已知通过三维堆叠半导体芯片形成的各种半导体器件。在标题为“Si-穿透芯片的结构的革新”(英文为“revolution in thestructure of Si-penetrating chips”，在Oct.10，2005发表的Nikki Electronics(日文杂志)，p.81-99(摘要，第二部分中的图1)，其后称为非专利文献1)的文献中，有相关于Si穿透电极和无线通讯技术以实现穿透芯片的传输路径的描述。就粗略分类而言，通孔的形成包括用于在Si衬底中开口的干法蚀刻步骤和用导电材料(例如，Cu、W或多晶硅)填充开口的电极形成步骤。将微处理技术应用于开口可以形成具有几毫米直径的小通孔。引线键合和倒装片连接所涉及的限制在于互连的数量和可以彼此连接的芯片的数量。相反，在采用贯通电极的连接中，多个芯片可以经由几千个贯通电极连接。因此，可以实现芯片之间的提高的信号传输速度，其可以消除现存的SiP的缺点。在标题为“堆叠的半导体集成电路及其制造方法”(英文为“Stackedsemiconductor integrated circuit and method for manufacturing the same”)的日本专利特开昭59-222954(其后称为专利文献1)中的一权利要求披露了通过堆叠至少两个有源基板而获得的集成电路，其中元件组形成于半导体基板的至少一个主面上。该集成电路的特点在于，用于有源基板的连接部分由彼此面对的焊料焊盘和中间焊料层形成，和其内壁由绝缘膜和导电膜覆盖的通孔设置于焊料焊盘的至少一侧。标题为“半导体器件”(英文为“Semiconductor device”)的日本专利特开平5-63137(其后称为专利文献2，第0011到0020段)包括以下的描述。专利文献2的专利技术旨在提供一种芯片上芯片(chip-on-chip)结构，对于其在芯片的堆叠中对准容易且允许堆叠大量的芯片。根据专利文献2，其目的通过由堆叠多个半导体芯片而获得的半导体器件来实现。在该器件中，芯片具有在其前面和背面上的电极，且电极经由穿透芯片的通孔彼此连接。芯片贯通电极彼此连接。在专利文献2的专利技术中，经由穿透芯片的通孔连接到用于芯片之间的互连的电极的电极形成于芯片的前面上。这允许大量的芯片被堆叠，从而使得芯片的前面和前面、芯片的前面和背面、以及芯片的背面和背面彼此面对。因为用于芯片之间的互连的电极存在于芯片的两个面上，对于芯片的前面和背面的每个组合，芯片位置的对准容易，且因此允许大量芯片的堆叠。图23A是用于解释专利文献2的专利技术的一个实施方式的剖面图，且对应于专利文献2中的图1。在图23A中，参考标号201、211和212分别代表第一芯片、内部电路和用导电材料填充的通孔。标号213、214和215分别代表比如SiO2或SiON膜的绝缘膜、用于芯片之间的互连的电极和凸点。标号202、221和222分别代表第二芯片、内部电路和用导电材料填充的通孔。标号223、224和225分别代表比如SiO2或SiON膜的绝缘膜、用于芯片之间的互连的电极和凸点。标号226、208和281分别代表外部连接电极或互连电极、用于自动带键合(TAB)的膜、以及形成于TAB膜上且连接到外部端子的互连。通孔由各向异性蚀刻敞开，且在敞开的通孔的侧壁上通过化学气相沉积(CVD)沉积比如SiO2或SiON膜的绝缘膜。对于该通孔的各向异性蚀刻，通过光刻构图相对于Si具有高选择性的膜，从而该构图的高选择性膜被用作掩模。用导电材料填充过孔通过钨的选择性CVD等或电镀来进行。标题为“堆叠的半导体器件”(英文为“Stacked semiconductor device”)日本专利特开No.2001-127243(其后称为专利文献3，第0007到0024段，图1到5)包括以下的描述。在专利文献3的专利技术中，对于芯片共同的贯通电极和互连电极形成于每个芯片上，且这些电极经由任何可选的互连图案彼此连接。根据专利文献3，该结构提高了半导体芯片之间的互连图案的灵活性，且消除了对于每个堆叠的半导体器件显著改变半导体芯片之间的互连的电极的排列设计，由此提供了有利于高混合少量生产的堆叠的半导体器件。具体而言，专利文献3的专利技术是为了提供一种具有多个堆叠的半导体芯片的堆叠的半导体器件。半导体芯片具有设置以穿透半导体芯片的贯通电极、设置于半导体芯片前面上的第一电极、和设置于半导体芯片背面上的第二电极。另外，半导体芯片具有设置于半导体芯片的前面和背面上且选择性地经由贯通电极连接第一和第二电极的互连图案。通过堆叠半导体芯片，下面的半导体芯片上的第一电极连接到上面的半导体芯片上的第二电极。在专利文献3的堆叠的半导体器件中，可以根据在半导体芯片的前面和背面上的预定的排列形式来排列多个第二电极。具体而言，预定的排列形式可以为矩阵形式。另外，在专利文献3的堆叠的半导体器件中，第一电极可以为突起电极，且第二电极可以为焊盘电极。图21A、21B和21C分别对应于专利文献3中的图1、2、和3。图22A和图22B分别对应于专利文献3中的图4和5。这些图解释了专利文献3的专利技术的第一实施方式。对应于专利文献3中的图1的图21A是显示包括在堆叠的半导体器件中的半导体芯片的第一实施方式的形式的透视图。对应于专利文献3的图2的图21B是由从芯片的背侧观看图21A所示的半导体芯片所获得的透视图。对应于专利文献3的图3的图21C是显示图21A所示的半导体芯片的主要部分的放大剖面图。图22A是显示连接示例的解释图，其中具有与图21A所示的半导体芯片相同结构的半导体芯片垂直堆叠。图22B也是显示连接示例的解释图，其中具有与图21A所示的半导体芯片本文档来自技高网...

【技术保护点】
一种半导体器件，其中半导体芯片安装于基板上方，所述器件包括：多个贯通互连，配置来形成于每个穿透所述基板的通孔内，且从所述半导体芯片被引到所述半导体芯片的相对侧上的基板的面。

【技术特征摘要】
JP 2006-5-22 141130/061.一种半导体器件，其中半导体芯片安装于基板上方，所述器件包括多个贯通互连，配置来形成于每个穿透所述基板的通孔内，且从所述半导体芯片被引到所述半导体芯片的相对侧上的基板的面。2.根据权利要求1所述的半导体器件，其中用于将所述多个贯通互连彼此电绝缘的绝缘层形成于所述通孔中。3.根据权利要求1所述的半导体器件，其中所述多个贯通互连彼此同心。4.根据权利要求1所述的半导体器件，其中所述通孔形成于所述基板的周边区域中或...

【专利技术属性】
技术研发人员：川上胜，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]