一种半导体集成电路装置，可减小在焊盘和接地间连接的ＭＯＳＦＥＴ中的漏电流。其具备：输入信号用或输出信号用的焊盘（ＰＡＤ）；连接在焊盘（ＰＡＤ）和接地间，栅极端子及背部栅极共同连接的ｎ型ＭＯＳＦＥＴ（Ｍ１ａ）；以及基于焊盘（ＰＡＤ）的电位（Ｖｉｎ）来控制ｎ型ＭＯＳＦＥＴ（Ｍ１ａ）的栅极端子及背部栅极的电位（Ｖｂ）的电位控制电路（１０）。电位控制电路（１０）具备ｎ型ＭＯＳＦＥＴ（Ｍ２、Ｍ３），ｎ型ＭＯＳＦＥＴ（Ｍ１ａ）以栅极端子及背部栅极与ｎ型ＭＯＳＦＥＴ（Ｍ２、Ｍ３）各自的背部栅极及漏极连接，ｎ型ＭＯＳＦＥＴ（Ｍ２）以源极接地，栅极端子经电阻（Ｒ）而与焊盘（ＰＡＤ）连接，ｎ型ＭＯＳＦＥＴ（Ｍ３）以源极与焊盘（ＰＡＤ）连接，栅极端子接地。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路装置，尤其涉及具备静电放电保护电 路的半导体集成电路装置，上述静电放电保护电路使用了进行寄生双极晶体管动作的MOS型保护元件。 技术背景在半导体集成电路装置(IC)中，要求针对由于静电放电(ESD: Electro Static Discharge)而在半导体集成电路装置的I/O焊盘(输入输出 焊盘)上施加的冲击电压及冲击电流的ESD抗性。因此， 一般而言，静 电放电保护电路常常与1/0焊盘连接。这样的静电放电保护电路之一使 用了进行寄生双极晶体管动作的MOS型保护元件。图9是使用了现有MOS型保护元件的静电放电保护电路的电路 图。在图9中，n型MOSFETIOI的漏极与焊盘102连接，栅极、背部 栅极及源极共同接地。对焊盘102给予正的静电放电的冲击的话，n型 MOSFET101就会由于漏极 背部栅极间的PN结的击穿而进行寄生双 极晶体管动作，以从焊盘102向接地释放冲击电流的方式起作用。还 有，对焊盘102给予负的静电放电的冲击的话，n型MOSFET101就会 由于漏极，背部栅极间的PN结在正方向被加上偏压而以从接地向焊盘 102释放冲击电流的方式起作用。在此，在向焊盘102输入正的信号的场合，n型MOSFET101的漏 极 背部栅极间变成逆偏压，n型MOSFETIOI所涉及的信号的衰减不 会发生。然而，在与PN结的正向压降相比，在负的方向大的信号被输 入到焊盘102的场合，n型MOSFETIOI的漏极 背部栅极间就会变成 正向偏压，信号流过n型MOSFET101，产生信号的衰减。另外，在n型MOSFET101改为p型的场合，在对焊盘102输入正的信号的场合会 产生信号的衰减。对此，专利文献1披露了在向输入端子输入了电源电压以上的信 号的场合信号也不会衰减的静电放电保护电路。该静电放电保护电路， 如图10(A)所示，具备输入端子1I1;电源端子(Vdd)112; N阱(背部 栅极)；在N阱内漏极和源极(或源极和漏极)分别与输入端子和电源端 子连接的P沟道晶体管113，并且是N阱与P沟道晶体管113的栅极 连接，且栅极和N阱为悬浮状态的构成。再有，专利文献1还披露了如图IO(B)所示，具有漏极和源极或者 源极和漏极分别与输入端子111和P沟道晶体管113的栅极连接的第 2P沟道晶体管114，且第2P沟道晶体管114的栅极与电源端子Vdd 连接的构成。根据专利文献1，第2P沟道晶体管114有助于第1P沟道 晶体管113的栅极的电位变高，能进一步提高保护能力。还有，专利文献2记载了如图11所示，源极接地，漏极与PAD116 连接，栅极和背部栅极(P阱)通过NMOS晶体管128而接地的NMOS 晶体管120作为静电放电保护电路的情况。NMOS晶体管128由栅极 125控制成在进行电路动作时置于导通，在不向芯片供给电源时变为截 止。另外，专利文献2记载了 NMOS晶体管128的背部栅极接地的情 况。专利文献l:日本特开平7—147381号公报 专利文献2:美国专利第6399990号说明书
技术实现思路
专利技术打算解决的课题在此，在图IO(A)表示的静电放电保护电路中，即使在向输入端子 111输入了电源电压以上或以下的信号的场合，因为栅极和N阱(背部栅极)为悬浮状态，所以P沟道晶体管113中的PN结也不会在正方向 导通而使信号衰减。然而，因为栅极和N阱(背部栅极)处于悬浮状态，供给到输入端子的信号会通过在漏极或源极和栅极及N阱(背部栅极) 之间存在的寄生电容，使栅极及N阱(背部栅极)的电位变动。由于该电 位的变动，P沟道晶体管113就不能保持充分截止的状态，在漏极和源 极间会有漏电流流动。另外，在图IO(B)中，在向输入端子111输入了低于电源电压的信 号的场合，即使具备P沟道晶体管114， P沟道晶体管114也不动作， 无助于P沟道晶体管113中的背部栅极(N阱)的充电，因而P沟道晶体 管113不会稳定地截止，会有漏电流流动。还有，在图11所示的静电放电保护电路中，NMOS晶体管128的 背部栅极是接地(GND)的。因此，在向PAD116供给了成为负的电位的 信号的场合，NMOS晶体管120的漏极一背部栅极间的PN结及NMOS 晶体管128的漏极一背部栅极间的PN结相对于接地成为正向偏压，在 PAD116和接地间就会有漏电流流动。解决课题的方案本专利技术的一个方面所涉及的半导体集成电路装置，具备输入信 号用或输出信号用的焊盘；连接在焊盘和给定电位的电源布线间，栅 极端子及背部栅极共同连接的第1M0SFET;以及与第1M0SFET是同 一导电型，栅极端子与焊盘连接，第1端子及背部栅极与第1M0SFET 的栅极端子及背部栅极连接，第2端子与上述电源布线连接的第 2MOSFET。本专利技术的又一方面所涉及的半导体集成电路装置，具备输入信号用或输出信号用的焊盘；连接在焊盘和电位V0电源布线间，栅极端 子及背部栅极共同连接的第1M0SFET;以及基于焊盘的电位Vin来控 制第1M0SFET的栅极端子及背部栅极的电位Vb的电位控制电路，电位控制电路把Vth设为正的给定的电位，在第1M0SFET为n型的场合 控制成，当Vin》V0+Vth时设为Vb=V0，当Vin<V0 —Vth时设为 Vb=Vin;在第1M0SFET为p型的场合控制成，当Vin》V0+Vth时设 为Vb=Vin，当Vin<VO —Vth时设为Vb=VO。专利技术效果根据本专利技术，即使在向焊盘给予比给定电位的电源布线的电位高 的电位或低的电位的信号的场合，也能减小在焊盘和电源布线间连接 的第1M0SFET的漏电流。附图说明图1是本专利技术的第1实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。图2是本专利技术的第2实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的电路图。图3是电位控制电路的电路图。图4是本专利技术的第2实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图及断面图。图5是本专利技术的第3实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图6是本专利技术的第4实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图7是本专利技术的第5实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图8是本专利技术的第6实施例所涉及的具备静电放电保护电路的半 导体集成电路装置的平面图。图9是现有的使用了 MOS型保护元件的静电放电保护电路的电路图。图10是现有的使用了 MOS型保护元件的静电放电保护电路的另 一电路图。图11是现有的使用了 MOS型保护元件的静电放电保护电路的又 一电路图。符号说明10 电位控制电路20 P基板21 深N阱22 N阱23 P阱24， 25a， 25b， 26a， 26b, 27a， 27b N+扩散层28， 29， 30 栅极电极31， 31a， 31b P+扩散层32， 32a， 32b 布线Ml， Mla、 M2、 M3 n型MOSFETPAD焊盘R电阻具体实施方式本专利技术的实施方式所涉及的半导体集成电路装置具备输入信号 用或输出信号用的焊盘(图1的PAD);连接在焊盘和给定电位的电源布线(图1的接地)间，栅极端子及背部栅极共同连接本文档来自技高网...
【技术保护点】
一种半导体集成电路装置，其特征在于，具备： 输入信号用或输出信号用的焊盘； 连接在上述焊盘和给定电位的电源布线间，栅极端子及背部栅极共同连接的第１ＭＯＳＦＥＴ；以及 与上述第１ＭＯＳＦＥＴ是同一导电型，栅极端子与上述焊盘连接，第１端子及背部栅极与上述第１ＭＯＳＦＥＴ的栅极端子及背部栅极连接，第２端子与上述电源布线连接的第２ＭＯＳＦＥＴ。
【技术特征摘要】
JP 2007-2-1 2007-0229761.一种半导体集成电路装置，其特征在于，具备输入信号用或输出信号用的焊盘；连接在上述焊盘和给定电位的电源布线间，栅极端子及背部栅极共同连接的第1MOSFET；以及与上述第1MOSFET是同一导电型，栅极端子与上述焊盘连接，第1端子及背部栅极与上述第1MOSFET的栅极端子及背部栅极连接，第2端子与上述电源布线连接的第2MOSFET。2. 根据权利要求l所述的半导体集成电路装置，其特征在于，上 述第1M0SFET按阈值电压大于PN结正方向电压的方式构成。3. 根据权利要求l所述的半导体集成电路装置，其特征在于，还 具备与上述第1M0SFET是同一导电型，栅极端子与上述电源布线连 接，第1端子及背部栅极与上述第1M0SFET的栅极端子及背部栅极连 接，第2端子与上述焊盘连接的第3MOSFET。4. 一种半导体集成电路装置，其特征在于，具备 输入信号用或输出信号用的焊盘；连接在上述焊盘和电位V0电源布线间，栅极端子及背部栅极共同 连接的第1M0SFET;以及基于上述焊盘的电位Vin来控制上述第1M0SFET的栅极端子及 背部栅极的电位Vb的电位控制电路，上述电位控制电路把Vth设为正的给定的电位，在上述第1M0SFET为n型的场合控制成，当Vin》V0+Vth时 设为Vb=V0，当Vin<V0 —Vth时设为Vb=Vin;在上述第IMOSFET为p型的场合控制成，当Vin》V0+Vth时 设为Vb=Vin ，当Vin<V0 — Vth时设为Vb=V0 。5. 根据权利要求4所述的半导体集成电路装置，其特征在于，上述电位控制电路具备与上述第1M0SFET是同一导电型的第2 及第3MOSFET，上述第1M0SFET以栅极端子及背部栅极与上述第2及第 3MOSFET各自的背部栅极及第l端子连接，上述第2MOSFET以第2端子与上述电源布线连接，以栅极端子 与上述焊盘连接，上述第3MOSFET以第2端子与上述焊盘连接，以栅极端子与上 述电源布线连接。6. 根据权利要求l所述的半导体集成电路装置，其特征在于，在 上述第2MOSFET的栅极端子和上述焊盘之间插...
【专利技术属性】
技术研发人员：冈本仁志，平田守央，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]
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