具有漂移区和漂移控制区的半导体器件制造技术

本发明专利技术涉及一种半导体器件，具有半导体主体（１００）以及以下特征：在半导体主体（１００）中的第一导电类型的漂移区（２；２１１），由半导体材料制成的漂移控制区（３；２４１），其至少按片段地与漂移区（２）相邻地设置在该半导体主体中，设置在漂移区（２；２１１）和漂移控制区（３；２４１）之间的蓄电电介质（４；２５１）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种具有低接通电阻的半导体器件，尤其是功率半导 体器件。
技术介绍
在开发功率半导体器件时的一个重要目标是制造出尽可能高截止 的器件，该器件具有低的接通电阻，同时具有尽可能小的开关损耗。一种在给定截止能力的同时减小功率半导体器件的接通电阻的手段是采用补偿原理，该原理例如在US4754310 (Coe) 、 US5216275A1 (Chen) 、 US5438215或DE4309764C2 ( Tihanyi )中描述。另一种用于减小半导体器件的接通电阻的手段在于，设置与漂移 区介电绝缘的场电极。这种器件公开在US4903189 (Ngo) 、 US4941026 (Temple) 、 US6555873B2 (Disney) 、 US6717230B2 ( Kocon )或 US6853033B2 (Liang)中。EP1073123A2 (Yasuhara)描述了一种4黄向功率M0SFET，其具有 多个设置在该器件的漂移区中的辅助电极，这些辅助电极通过电介质 与漂移区绝缘。这些辅助电极由半绝缘的多晶硅(SIPOS)或一种电阻 材料制成，而且连接在该器件的源极端子和漏极端子之间。辅助电极 用于在该器件受控截止时在漂移区中形成耗尽区(耗尽层)。GB2089118A公开了一种功率MOSFET，其具有电阻层，该电阻层沿 着漂移区在栅电极和漏电极之间延伸，并且在漂移区中展开，，成一 个电场，其目的是提高耐压性。US5844272 ( Soederbaerg )公开了 一种横向高频晶体管，具有分布在半导体主体的横向方向上的漂移区。US2003/0073287A1 (Kocon)建议，沿着半导体器件的漂移段设置多个位于不同电位的场电极。本专利技术要解决的技术问题是提供一种具有漂移段/漂移区的半导 体器件，尤其是功率半导体器件，该半导体器件具有低的接通电阻。
技术实现思路
本专利技术的半导体器件具有在半导体主体内的漂移区以及由半导体 材料制成的漂移控制区，其中漂移控制区至少按片段地与漂移区相邻， 而且在漂移区和漂移控制区之间设置蓄电电介质。漂移控制区在这种 器件中用于控制在漂移区内沿着蓄电电介质的导电通道。附图说明下面借助附图详细描述本专利技术。图1示出本专利技术半导体器件的一个片段，该半导体器件实施为平面M0SFET而且具有包括多个M0SFET单元和多个设置在漂移区中的漂 移控制区的半导体主体，其中在漂移区和漂移控制区之间设置电介质。图2示出具有多个漂移控制区的平面M0SFET的一个片段的截面， 其中电介质在垂直方向上在半导体主体的两个对置的面之间延伸。图3示出平面M0SFET的一个片段的截面，该M0SFET的漂移控制 区一直延伸到半导体主体的源极一侧的表面。图4示出平面M0SFET的一个片段的截面，具有与主体区接壤的补 偿区，在补偿区之间设置与主体区互补掺杂的中间区，其中漂移控制 区设置在中间区的漏级一侧。图5示出图4的M0SFET，其中包围漂移控制区的电介质一直延伸 到中间区。图6示出具有多个补偿区的M0SFET的一个片段的横截面，包括多 个漂移控制区，这些漂移控制区在横向方向上彼此有间距而且在补偿 区下面的区域内具有小于在半导体主体其它区域内的间隔。图7示出MOSFET的一个片段的横截面，包括多个在横向方向上彼 此等间隔的漂移控制区。图8示出本专利技术半导体器件的一个片段的横截面，该半导体器件 实施为具有多个设置在半导体主体的沟中的栅电极的横沟M0SFET，而 且包括设置在栅电极之下的漂移控制区。图9示出图8的横沟MOSFET的一个片段的横截面，其中漂移控制 区以及设置在漂移控制区和漂移区之间的电介质由设置在栅电极和漂 移区之间的栅极绝缘层隔开。图10示出横沟M0SFET的一个片段的横截面，包括多个在横向方 向上分别设置在栅电极之间的漂移控制区，其中漂移控制区和设置在 漂移控制区和漂移区之间的电介质在垂直方向上、在半导体主体的彼 此对置的面之间延伸。图11示出图8的垂直M0SFET的一个片段，其中设置在漂移区和 漂移控制区之间的电介质具有两个子层，在这两个子层之间设置空气 或具有较低介电常数的材料。图12示出M0SFET的一个片段的横截面，包括与在源极一侧和漏 极一侧邻接漂移控制区的、强n掺杂的连接区一并形成截止层场效应 晶体管，其中漂移控制区通过第一二极管与源极区连接。图13示出现有技术的导电M0SFET的电子分布的例子。图14示出图12的导电M0SFET的电子分布的例子。图15示出现有技术的M0SFET的漏极-源极电流的变化以及图12 的M0SFET的漏极-源极电流的变化与漏极-源极电压U。s的相关关系。图16示出图12的M0SFET的一个片段的横截面，其中漂移控制区 在源极一侧借助弱p掺杂的连接区以及后面的强p掺杂的连接区通过 第一二极管连接到源极区，并借助p掺杂的连接区连接到漏极区。图17A示出图16的MOSFET,其中源极区和漏极控制区通过电容器 连接，而且漂移控制区和栅电极通过第二二极管彼此连接。图17B示出相对于图17A的MOSFET变形的MOSFET，其中漂移控制 区至少按片段地通过隧道电介质耦合到漏电极。图18示出图16和图17的M0SFET，该M0SFET与相应于图16的第 一二极管以及与相应于图17A的第二二极管和电容器连接，并且漂移 控制区在漏极一侧借助第三二极管与漏极区连接。图19示出具有按照图16至图18的电路布置的M0SFET，其中按照 图15的漏极一侧的二极管集成在半导体主体内，而且漏极区一直延伸 到漏极控制区之下。图20示出实施为MOS晶体管的半导体器件，其中为了减小接通电 阻在漂移区和主体区之间设置比漂移区更高掺杂的中间区。图21示出相对于图20变形的器件，其中场电极与掺杂更高的中 间区相邻地设置。图22以截面I-I示出图20和图21示出的器件的横截面。图23以第一截面(图23A)和第二截面(图23B)示出在图20和 21中示出的器件的变形。图24示出图23所示器件的变形。图25以截面III-III示出图24的器件的横截面。图26示出实现为M0S晶体管的半导体器件，其中栅电极在垂直方 向上设置在漂移控制区之上。图27示出图26中所示器件的变形，其中漂移控制区成段地一直 到达半导体主体的正面。图28示出实现为M0S晶体管的半导体器件，其具有连接到主体区 的、位于更深处的主体区。图29示出MOS晶体管，包括位于漏电极和漂移控制区之间的肖特 基二极管。图30示出一种可能的用于实现图29的器件的肖特基二极管的方法。图31示出按照图29的器件的第一变形。 图32示出按照图29的器件的第二变形。图33示出用于制造在图29至32中示出的半导体器件的一种可能 方法。图34示出实现为MOS晶体管的半导体器件，其中具有与漏极区互补掺杂的半导体区，该半导体区与该器件的漏电极接触。图35示出在图34中示出的器件的变形，其中场停止区设置在漂移区和与漏极区互补掺杂的组件区之间。图36至40示出在图34和35中示出的器件的不同变形。图41示出实施为MOS晶体管的半导体器件，包括与漏极区互补掺杂的漂移区。图42示出在图41中示出的器件的变形，其中栅电极在垂直方向 上设置在漂移控制区之上。图43示出在本文档来自技高网...

【技术保护点】
一种半导体器件，具有半导体主体（１００）以及以下特征：在半导体主体（１００）中的第一导电类型的漂移区（２；２１１），由半导体材料制成的漂移控制区（３；２４１），其至少按片段地与漂移区（２）相邻地设置在该半导体主体中，蓄电电介质（４；２５１），其设置在漂移区（２；２１１）和漂移控制区（３；２４１）之间。

【技术特征摘要】
【国外来华专利技术】DE 2005-7-27 102005035153.0;DE 2005-8-19 1020050391.一种半导体器件，具有半导体主体(100)以及以下特征在半导体主体(100)中的第一导电类型的漂移区(2；211)，由半导体材料制成的漂移控制区(3；241)，其至少按片段地与漂移区(2)相邻地设置在该半导体主体中，蓄电电介质(4；251)，其设置在漂移区(2；211)和漂移控制区(3；241)之间。2. 根据权利要求l所述的半导体器件，其中所述漂移控制区(3; 241)具有至少一个半导体片段，该半导体片段被掺杂为可以在垂直于 蓄电电介质(4; 251)的方向上完全清除。3. 根据权利要求1或2所述的半导体器件，其中该半导体器件具 有多个设置在所述半导体主体(100)中的同类型的组件结构，这些组 件结构分别具有漂移区(2; 211)和漂移控制区(3; 241)。4. 根据权利要求1至3中任一项所述的半导体器件，其中所述漂 移控制区(3; 241)具有与漂移区(2; 211)相同的导电类型。5. 根据权利要求1至3中任一项所述的半导体器件，其中所述漂 移控制区(3; 241)具有与漂移区(2; 211)互补的导电类型。6. 根据权利要求1或2所述的半导体器件，其中漂移区(2; 211) 和/或漂移控制区(3; 241)是固有的。7. 根据上述权利要求之一所述的半导体器件，该半导体器件具有 第一组件区(8; 212)和与第一组件区(8)有间距的第二组件区(5; 214),在第一组件区和第二组件区(5; 214)之间设置了漂移区(2; 211)。8. 根据权利要求7所述的半导体器件，其中第一组件区(8)在 半导体主体(100)的垂直方向上与第二组件区(9)有间距地设置。9. 根据权利要求7所述的半导体器件，其中第一组件区(212) 在半导体主体(100)的横向方向上与第二组件区(214)有间距地设 置。10. 根据上述权利要求之一所述的半导体器件，其中漂移控制区 (3)和漂移区(2)具有相同的净掺杂物质浓度。11. 根据权利要求1至10中任一项所述的半导体器件，其中漂移控制区(3)和漂移区(2)在平行于蓄电电介质的方向上具有相同的 掺杂物质浓度分布。12. 根据上述权利要求之一所述的半导体器件，其中所述漂移控 制区(3; 241)耦合到所述第二组件区(5; 214)。13. 根据上述权利要求之一所述的半导体器件，其中所述漂移控 制区(3; 241 )通过整流元件(43; 261)耦合到所述第二组件区(5; 214)。14. 根据权利要求13所述的半导体器件，其中所述整流元件(43;261 )是二极管。15. 根据权利要求14所述的半导体器件，其中所述二极管通过所 述漂移控制区(3; 241)和与该漂移控制区(3; 241)互补掺杂的连 接区(32; 243 )之间的pn结形成，或者通过在连接到漂移控制区(241 ) 的、比该漂移控制区(241)更高掺杂的半导体区(31; 242 )和与漂 移控制区(241)互补掺杂的连接区(32; 243 )之间的pn结形成。16. 根据权利要求12所述的半导体器件，其中所述漂移控制区(3; 241)通过导电类型与漂移控制区(3; 241)相同、但比漂移控制区(3) 更高掺杂的连接区(31; 242 )耦合到第二组件区(5; 214)。17. 根据权利要求12所述的半导体器件，其中在漂移控制区(2) 和第二组件区(5)之间设置隧道电介质H，)。18. 根据权利要求12所述的半导体器件，其中所述漂移控制区(3) 通过电阻元件(55)耦合到第一连接区(5)。19. 根据权利要求18所述的半导体器件，其中所述电阻元件包括固有掺杂的半导体区。20. 根据权利要求17所述的半导体器件，其中所述漂移区(2) 的片段设置在所述隧道电介质(4，)和第二组件区(5)之间。21. 根据上述权利要求之一所述的半导体器件，其中所述漂移控 制区(3; 241)电耦合到第一组件区(8; 212)。22. 根据权利要求21所述的半导体器件，其中所述漂移控制区通 过整流元件(42; 262 )耦合到第一组件区(8; 212)。23. 根据权利要求22所述的半导体器件，其中所述整流元件(42;262 )是二极管。24. 根据权利要求21所述的半导体器件，其中所述漂移控制区(3 )通过与漂移控制区(3)互补掺杂的连接区(33， 34; 244 )耦合到第 一组件区(8; 212)。25. 根据权利要求24所述的半导体器件，其中所述连接区(33, 3具有连接电极(19),并且在该连接电极和第一组件区(8)之间 连接整流元件(41)。26. 根据权利要求22至25中任一项所述的半导体器件，其中在 漂移控制区(3; 241)和第一组件区(8; 212 )之间连接电容组件(50; 263 )。27. 根据权利要求26所述的半导体器件，其中所述电容组件集成 在半导体主体(100)中。28. 根据上述权利要求之一所述的半导体器件，其中所述漂移控 制区(3; 241)按片段地通过隧道电介质(4，， 253 )耦合到漂移区(2; 211)。29. 根据上述权利要求之一所述的半导体器件，其中所述第一组 件区(8; 212; 271)与漂移区(2; 211)形成组件结，在漂移区(2; 211 )和第一组件区(8; 212; 271 )之间施加截止电压时从该组件结 开始在漂移区(2; 211)中扩散出空间电荷区。30. 根据上述权利要求之一所述的半导体器件，该半导体器件实 施为MOS晶体管，其中第一组件区(8; 212)形成主体区，第二组件 区(5; 214)形成漏极区，并具有以下特征通过主体区(8; 212)与漂移区分开的源极区(9; 212)， 栅电极(15; 221)，其借助栅极电介质(16; 222 )与半导体主体(100)绝缘，并且与主体区(8; 212)相邻地从源极区(9; 212 )一直延伸到漂移区(2; 211)。31. 根据权利要求26或30所述的半导体器件，其中所述主体区 (8)和源极区(9)通过源电极(13)以及比主体区(8)更高掺杂、导电类型与主体区(8)相同的半导体区(17)相互连接，而且所述电 容(50)连接到源电极(13)。32. 根据权利要求30或31所述的半导体器件，其实施为MOSFET， 其中漏极区(214)具有与漂移区(211)相同的导电类型。33. 根据权利要求30或31所述的半导体器件，其实施为IGBT， 其中漏极区(H4)与漂移区(HI)互补地掺杂。34. 根据权利要求30或31所述的半导体器件，其实施为M0SFET， 其中漂移区(2)与源极区(9)互补地掺杂。35. 根据权利要求34所述的半导体器件，其中在漂移区(2; 211) 和主体区(8; 212)之间设置具有与源极区(9; 213)相同导电类型 的中间区(22)。36. 根据权利要求30至35中任一项所述的半导体器件，其中所 述栅电极(15; 221)设置在半导体主体(100)的正面(101)之上。37. 根据权利要求30至35中任一项所述的半导体器件，其中所 述栅电极(15; 221)设置在半导体主体(100)的沟中。38. 根...

【专利技术属性】
技术研发人员：F普弗什，A莫德，HJ舒尔泽，S塞德尔梅尔，A威尔梅罗思，M朱恩德尔，F希勒，A米塔尔，
申请(专利权)人：英飞凌科技奥地利股份公司，
类型：发明
国别省市：AT[奥地利]