一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件技术

本发明专利技术提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，包括：提供具有第一掺杂类型的衬底；在所述衬底的其中一个面上向外延伸生长出具有所述第一掺杂类型的外延层；在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；在所述外延层上垂直于所述衬底与所述外延层的接触面方向蚀刻形成沟槽区，所述沟槽区穿过所述体区和所述体接触区；通过具有所述第二掺杂类型的多晶硅对所述沟槽区进行填充，形成第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接，通过绝缘介质填充所述沟槽区的剩余区域；本发明专利技术可大幅提高VDMOS器件的抗单粒子烧毁和抗单粒子栅穿能力。力。力。

【技术实现步骤摘要】
一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件


[0001]本专利技术涉及半导体抗辐射加固领域，尤其涉及一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件。

技术介绍

[0002]空间环境中的重离子、质子等带电粒子入射航天器电子系统中的半导体器件后，通过电离过程损失能量，并沿径迹产生大量的电子空穴对。在器件内部电场的作用下，过剩载流子被敏感节点所收集，能够诱发单粒子效应(Single Event Effect，SEE)，从而对航天电子系统的工作状态产生干扰，严重时可导致功能失效。功率VDMOS器件具有输入阻抗高、驱动能力强、安全工作区宽、控制电路简单等诸多优点，在航天器电源系统的DC/DC变换器中具有广泛应用。然而传统的VDMOS器件抗单粒子效应的效果不佳，如何有效抑制单粒子效应成为当前VDMOS器件亟需解决的一大难题。

技术实现思路

[0003]鉴于以上现有技术存在的问题，本专利技术提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，主要解决传统VDMOS器件抗单粒子烧毁、抗单粒子栅穿能力较差的问题。
[0004]为了实现上述目的及其他目的，本专利技术采用的技术方案如下。
[0005]一种抗单粒子效应VDMOS器件的形成方法，包括：
[0006]提供具有第一掺杂类型的衬底；
[0007]在所述衬底的其中一个面上向外延伸生长出具有所述第一掺杂类型的外延层；
[0008]在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；
[0009]在所述外延层上垂直于所述衬底与所述外延层的接触面方向蚀刻形成沟槽区，所述沟槽区穿过所述体区和所述体接触区；
[0010]通过具有所述第二掺杂类型的多晶硅对所述沟槽区进行填充，形成第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接，通过绝缘介质填充所述沟槽区的剩余区域。
[0011]可选地，在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区，包括：
[0012]在所述外延层相对的两侧分别形成包含所述体区和所述体接触区的掺杂区；
[0013]在所述外延层对应侧的所述体区的基础上形成所述源区。
[0014]可选地，在所述源区、体区以及外延层的基础上生成栅氧化层；
[0015]在所述栅氧化层的基础上生成多晶硅栅；
[0016]在所述沟槽区、体接触区、源区以及多晶硅栅的基础上生成绝缘介质层；
[0017]在所述绝缘介质层的基础上蚀刻形成露出所述源区、体接触区以及沟槽区的开窗，在所述开窗基础上生长金属接触层作为源极；
[0018]在所述衬底背离所述外延层的一侧生长金属层作为漏极。
[0019]可选地，所述外延层由所述衬底向上依次包含具有不同掺杂浓度的多层掺杂区域。
[0020]可选地，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂；或，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。
[0021]可选地，所述体区位于对应侧的所述体接触区下方并与对应侧的所述体接触区连接，所述源区分别与对应侧的所述体区和所述体接触区连接。
[0022]可选地，所述第一填充区位于所述体区的下方。
[0023]可选地，通过选择性掺杂和退火形成所述体区和所述体接触区。
[0024]可选地，所述绝缘介质层包括氧化硅或氮化硅。
[0025]一种抗单粒子效应VDMOS器件，包括：
[0026]具有第一掺杂类型的衬底；
[0027]位于所述衬底的其中一个面上具有所述第一掺杂类型的外延层；
[0028]位于所述外延层背离所述衬底的一侧的具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；
[0029]位于所述外延层上垂直于所述衬底与所述外延层的接触面方向的沟槽区，所述沟槽区穿过所述体区和所述体接触区；
[0030]位于所述沟槽区具有所述第二掺杂类型的第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接；
[0031]位于所述沟槽区内用于与所述第一填充区配合完全填充所述沟槽区的绝缘介质填充区。
[0032]如上所述，本专利技术提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，具有以下有益效果。
[0033]利用沟槽区内的第一填充区掺杂类型与外延层掺杂类型不同，在第一填充区与外延层之间形成PN结，可有效抑制单粒子烧毁和单粒子栅穿效应的产生。
附图说明
[0034]图1为本专利技术一实施例中在N型衬底上形成N型外延层的示意图。
[0035]图2为本专利技术一实施例中通过选择性掺杂和退火形成P型体区和P型体接触区的示意图。
[0036]图3为本专利技术一实施例中选择性刻蚀形成沟槽区的示意图。
[0037]图4为本专利技术一实施例中采用P型多晶硅填充沟槽区的示意图。
[0038]图5为本专利技术一实施例中淀积氧化物填充沟槽区并平整表面的示意图。
[0039]图6为本专利技术一实施例中形成栅氧化层、多晶硅栅、源区和绝缘介质层的示意图。
[0040]图7为本专利技术一实施例中形成电极接触后的抗单粒子效应N沟道VDMOS器件结构示意图；
[0041]图8为本专利技术一实施例中具有不同LCD值的重离子从沟道区垂直入射后VDMOS漏端电流随时间的变化的曲线图。
[0042]图9为本专利技术一实施例中LCD＝1pC/μm的重离子从颈区中心位置垂直入射50ps后
VDMOS栅氧化层内部的电场强度变化的曲线图。
具体实施方式
[0043]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0044]需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0045]经专利技术人研究发现：由于VDMOS的源区、体区和外延层形成了寄生的双极晶体管结构，高能带电粒子入射器件中后，沿径迹产生大量的电子空穴对，在漏源电场的作用下，大量过剩载流子通过体区流向源极，从而在体区产生一定的压降。当体区的压降大于寄生双极晶体管EB结导通电压时，晶体管进入正向放大状态，源区的载流子不断注入体区并被扫向漂移区。如果VDMOS的源漏电压大于寄生双极晶体管的BVCEO，则流过晶体管的电流将在正向反馈机制的作用下进一步增大。VDMOS器件中局部点由于电流集中效应使得晶格温度急本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗单粒子效应VDMOS器件的形成方法，其特征在于，包括：提供具有第一掺杂类型的衬底；在所述衬底的其中一个面上向外延伸生长出具有所述第一掺杂类型的外延层；在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；在所述外延层上垂直于所述衬底与所述外延层的接触面方向蚀刻形成沟槽区，所述沟槽区穿过所述体区和所述体接触区；通过具有所述第二掺杂类型的多晶硅对所述沟槽区进行填充，形成第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接，通过绝缘介质填充所述沟槽区的剩余区域。2.根据权利要求1所述的抗单粒子效应VDMOS器件的形成方法，其特征在于，在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区，包括：在所述外延层相对的两侧分别形成包含所述体区和所述体接触区的掺杂区；在所述外延层对应侧的所述体区的基础上形成所述源区；。3.根据权利要求1所述的抗单粒子效应VDMOS器件的形成方法，其特征在于，包括：在所述源区、体区以及外延层的基础上生成栅氧化层；在所述栅氧化层的基础上生成多晶硅栅；在所述沟槽区、体接触区、源区以及多晶硅栅的基础上生成绝缘介质层；在所述绝缘介质层的基础上蚀刻形成露出所述源区、体接触区以及沟槽区的开窗，在所述开窗基础上生长金属接触层作为源极；在所述衬底背离所述外延层的一侧生长金属层作为漏极。4.根据权利要求1所述的抗单粒子效应VDMOS器件的形成方法，其特征在于，所述外延层由所述衬底...

【专利技术属性】
技术研发人员：魏佳男，罗婷，唐昭焕，谭开洲，仵韵辰，张培健，陈仙，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：