具有富锗沟道区的降低泄漏的晶体管制造技术

本发明专利技术涉及具有富锗沟道区的降低泄漏的晶体管。公开了用于制造配置有降低寄生泄漏（即通过与晶体管相关联的源极区和漏极区之间的底层衬底的一部分的电流泄漏）的子鳍绝缘层的半导体晶体管器件的技术。通过制造衬底的子鳍区中的牺牲层在鳍的至少一个沟道区下面的晶体管来降低寄生泄漏。在处理期间，利用电介质材料整体或部分地去除并替换子鳍区中的牺牲层。该电介质材料增加鳍的对应源极和漏极部分之间的衬底的电阻率，因此降低寄生泄漏。因此降低寄生泄漏。因此降低寄生泄漏。

【技术实现步骤摘要】
具有富锗沟道区的降低泄漏的晶体管
[0001]本申请为分案申请，其母案的专利技术名称为“具有富锗沟道区的降低泄漏的晶体管”，申请日为2025年12月24日，申请号为201580085500.2。

技术介绍

[0002]FinFET是围绕从底层衬底延伸的半导体材料的薄条带(通常被称为鳍)构建的晶体管。该鳍状半导体元件充当器件的沟道区。该晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区和漏极区。该晶体管的导电沟道有效地存在于栅极电介质下面的鳍的各侧上。具体来说，电流沿着鳍的两个侧壁/在鳍的两个侧壁内(即在垂直于底层衬底表面的侧上)以及沿着鳍的顶部(即在平行于底层衬底表面的侧上)运行。由于此类配置的导电沟道基本上沿着鳍的三个不同的外部平面区存在，所以此类FinFET设计有时被称为三栅晶体管。其他类型的FinFET配置也是可用的，诸如所谓的双栅FinFET，在其中导电沟道主要仅沿着鳍的两个侧壁(并且不是沿着鳍的顶部)存在。纳米线晶体管（有时被称为栅极全包围晶体管）实际上是一种具有相对低的纵横比的鳍，因为鳍的某些底层部分被去除以使得栅极堆叠材料可以包围所有侧上的沟道区。
附图说明
[0003]图1A和图1B图示根据本公开内容的各个实施例的用于制备用来形成降低泄漏的晶体管的衬底的方法。
[0004]图1C图示根据本公开内容的各个实施例的用于使用子鳍绝缘层制造降低泄漏的晶体管的方法。
[0005]图2A
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D图示根据本公开内容的各个实施例的当实施图1A和1B的方法时形成的示例结构。
[0006]图3A
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H图示根据本公开内容的各个实施例的当实施图1C的方法时形成的示例结构。
[0007]图4图示根据本公开内容的实施例的利用使用本文中公开的技术形成的集成电路结构或器件实施的计算系统。
具体实施方式
[0008]公开了用于制造配置有降低寄生泄漏(即通过与晶体管相关联的源极区和漏极区之间的底层衬底的一部分的电流泄漏)的子鳍绝缘层的半导体晶体管器件的技术。在一些实施例中，该集成电路包括具有至少60原子百分之比("at. %")的锗浓度的沟道区。通过在鳍的至少一个沟道区下面的衬底的子鳍区中制造具有牺牲层的晶体管来降低寄生泄漏。在处理期间，整个或部分地用电介质材料去除和替换子鳍区中的牺牲层。该电介质材料增加鳍的对应源极和漏极部分之间的衬底（即有源沟道下面的无栅极区）的电阻率，因此降低了寄生泄漏。
[0009]总体概述。
[0010]随着晶体管的尺寸已减小到纳米尺度，提高半导体器件的连续世代的性能已变得更具有挑战性。随着晶体管的尺寸已减小，曾经仅用于选择应用的材料已被探索用于晶体管的更广泛的应用性。一种这样的材料是锗(Ge)。使用锗作为晶体管的一部分（特别是源极、漏极和沟道区）改善了晶体管性能的某些方面。但是在源极、漏极和沟道区中使用高浓度锗（例如多于40 at. %）也会增加通过衬底的在非平面晶体管（例如finFET）的源极区至非平面晶体管的漏极区之间的子鳍区的电流泄漏。无论晶体管的成分如何，因为增加的功率消耗和增加的热生成，“寄生电流”降低了晶体管的性能。一种用来解决寄生电流的解决方案是在衬底（其包括在跨整个衬底的电绝缘体底层覆盖层上的半导体层）上制造晶体管。该配置有时被称为掩埋氧化物（BOX）层配置或绝缘体上半导体（或“XOI”，在这里X是任何半导体）衬底。一个具体XOI衬底示例包括硅（Si）衬底上的二氧化硅（SiO2）覆盖层。在XOI衬底上制造的易于寄生泄漏的晶体管更有可能表现良好，因为在整个衬底上延伸的覆盖绝缘层会阻止寄生泄漏路径，而不管在衬底上的什么地方制造晶体管。然而，XIO衬底和器件的制造可能具有各种缺点。本文中公开的是制造结构的方法，这些方法包括XOI衬底的许多优点(例如降低的寄生泄漏)，即使在使用
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块状
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(例如，非XOI)衬底的情况下。
[0011]为此，本公开内容的各个实施例包括晶体管和制造晶体管的方法，该晶体管包括在上沟道层和底层衬底之间的子鳍区中的绝缘层。在一些实施例中，该绝缘层延伸到晶体管的沟道区下面。在还有的其他实施例中，该绝缘层进一步延伸到晶体管的源极区和/或漏极区中的一部分或全部下面。在一些实施例中，绝缘层不延伸到与源极、漏极和沟道区相对应的那些之外的衬底的区中(与典型的BOX或XOI配置相反)。在其他实施例中，绝缘层不延伸到衬底的不活动(inactive)区 (例如包括作为全局形成工艺的一部分而提供的电不活动或所谓虚化（dummified）结构的区域)中。如将领会到的，这些各个实施例是与BOX或XOI衬底不同的，在该BOX或XOI衬底中绝缘体的覆盖层遍及衬底的所有区域全局延伸，并且不仅仅是在沟道、源极和漏极区下或者另外以局部方式。正因为如此，本公开内容的各个实施例可以通过在没有不便利以及BOX/XOI处理的开销的情况下降低通过底层半导体衬底的电流泄漏来提高晶体管的性能，否则会倾向于寄生泄漏。
[0012]为了改善晶体管的源极区和漏极区之间的电隔离，本公开内容的实施例中的一些包括用于在晶体管的源极区、漏极区和沟道区下面的子鳍区(大约对应于基于鳍的晶体管的鳍)中提供牺牲层的技术。在一些实施例中，从近似对应于至少沟道区的子鳍区中去除该牺牲层，从而蚀刻在鳍的沟道区下面的腔。在其他实施例中，从子鳍区中的对应于源极区、漏极区和沟道区的一些或所有去除牺牲层，以使该沟道下面的腔至少部分地在源极区和/或漏极区下面继续。要指出，一旦牺牲层被去除，鳍的上沟道部分实际上就变成纳米线沟道。同样，如果还从鳍的源极/漏极部分下面去除牺牲层，则它们实际上也变成基于纳米线的源极/漏极。在任何此类实施例中，利用电介质材料整体或部分填充蚀刻形成的腔，以使得至少部分利用电介质材料来涂覆腔的壁。无论腔是利用电介质材料部分还是完全涂覆和/或填充的，源极区和漏极区之间的子鳍区的电阻率都增加，以使得寄生电流泄漏降低或消除。这提高晶体管和半导体器件的性能，否则将倾向于寄生源极至漏极或漏极至源极泄漏。在还有的其他实施例中，电介质涂覆的腔没有被填充并且包括气隙，或者进一步填充有一些其他材料，在一个此类实施例中，该电介质涂覆的腔至少部分填充有栅极电极材料（例如金属），因此电介质涂覆的腔在后续栅极形成工艺或所谓的替换金属栅极（RMG）工艺期间
被暴露。要指出，一旦牺牲层被去除，鳍的上沟道部分实际上就变成纳米线沟道。
[0013]在分析时（例如使用扫描/透射电子显微镜（SEM/TEM）、成分映射、次级离子质谱术（SIMS）、原子探针成像、3D断层成像术等等），根据一个或多个实施例配置的结构或器件将有效地示出利用电介质层涂覆或填充的腔、或利用电介质层涂覆并具有气隙（没有被填充）的腔、或电介质涂覆的腔并且进一步至少部分填充有附加材料的腔。在任何此类情况下，该腔将设置在非平面晶体管配置的鳍的沟道区下面的衬底中或其上，如本文中以各种各样的方式描述的。在一些示例中，分析将示出腔的共形沉积电介质层内的空隙。
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【技术保护点】

【技术特征摘要】
1.一种用于制造半导体器件的方法，包括：提供衬底，其包括：包括沟道层的至少一个鳍；在至少一个鳍中的每一个之间的电介质层；在衬底和沟道层之间的子鳍区中的牺牲层；去除至少一个鳍中的每一个之间的电介质材料的一部分以暴露牺牲层的步长；从衬底和沟道层之间的子鳍区去除牺牲层的至少一...

【专利技术属性】
技术研发人员：GA格拉斯，K贾姆布纳坦，AS墨菲，CS莫哈帕特拉，S金，姜俊成，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：