半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的第一掺杂层；在第一掺杂层上形成牺牲材料层形成牺牲材料层的工艺窗口较大，易精准控制牺牲材料层的厚度，且形成牺牲材料层的厚度均一性较高，刻蚀牺牲材料层，形成牺牲层，牺牲层的厚度较为精准，且牺牲层的厚度均一性较高，去除牺牲层后，在功函数层和衬底之间形成隔离槽，在衬底表面法线方向上，隔离槽的尺寸满足工艺需求，且隔离槽各处的尺寸均一性较高，使得形成在隔离槽中的隔离层的厚度满足工艺要求，且隔离层的厚度均一性较高，所述隔离层电隔离的能力的均一性高，有利于提高半导体结构的电学性能以及性能均一性。能以及性能均一性。能以及性能均一性。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
[0003]晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，晶体管的沟道漏电流增大。
[0004]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
[0005]全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。

技术实现思路

[0006]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
[0007]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的第一掺杂层；在所述第一掺杂层上形成牺牲材料层；在所述牺牲材料层上形成介电材料层；形成贯穿所述介电材料层和牺牲材料层，且与所述第一掺杂层连接的半导体沟道柱；形成所述半导体沟道柱后，去除所述介电材料层；去除所述介电材料层后，在所述半导体沟道柱的侧壁以及所述牺牲材料层上形成功函数层；形成所述功函数层后，刻蚀远离所述半导体沟道柱的所述牺牲材料层，剩余的靠近所述半导体沟道柱的所述牺牲材料层作为牺牲层；去除所述牺牲层，在所述功函数层和衬底之间形成隔离槽；在所述隔离槽中形成隔离层。
[0008]相应的，本专利技术实施例还提供一种半导体结构，包括：衬底；第一掺杂层，位于所述衬底上；半导体沟道柱，分立于所述第一掺杂层上；牺牲层，位于所述半导体沟道柱的侧部，所述牺牲层覆盖所述半导体沟道柱的部分侧壁，且所述牺牲层露出远离所述半导体沟道柱的所述第一掺杂层；功函数层，位于所述牺牲层上，以及高于所述牺牲层的所述半导体沟道
柱的侧壁上。
[0009]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0010]本专利技术实施例所提供的半导体结构的形成方法中，通过形成牺牲材料层，为后续形成隔离层占据空间位置，所述牺牲材料层形成在所述第一掺杂层上，所述第一掺杂层的顶面为平面，相应的形成所述牺牲材料层的工艺窗口较大，易精准控制所述牺牲材料层的厚度，且形成牺牲材料层的厚度均一性较高，刻蚀牺牲材料层，形成牺牲层，所述牺牲层的厚度较为精准，且牺牲层的厚度均一性较高，去除所述牺牲层后，在所述功函数层和衬底之间形成隔离槽，在所述衬底表面法线方向上，所述隔离槽的尺寸满足工艺需求，且隔离槽各处的尺寸均一性较高，使得形成在所述隔离槽中的隔离层的厚度满足工艺要求，且隔离层的厚度均一性较高，所述隔离层电隔离的能力的均一性高，有利于提高半导体结构的电学性能以及性能均一性。通常所述半导体沟道柱的数量为多个，因为所述牺牲材料层的厚度均一性较高，相应的，在所述衬底表面法线方向上，牺牲材料层覆盖的所述半导体沟道柱的尺寸相同，相应的，后续形成的所述隔离层覆盖的所述半导体沟道柱的尺寸相同，所述半导体沟道柱用作沟道区的尺寸均一性较高，在半导体结构工作时，沟道中的导通电流均一性较高，有利于提高半导体结构的电学性能。
附图说明
[0011]图1至图3是一种半导体结构的结构示意图；
[0012]图4至图16是本专利技术实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
[0013]图17和图18是本专利技术实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
[0014]图19是本专利技术半导体结构一实施例的结构示意图。
具体实施方式
[0015]目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构分析半导体结构性能不佳的原因。
[0016]图1至图3是一种半导体结构的结构示意图。
[0017]如图1所示，所述半导体结构包括：衬底1；源掺杂层2，位于所述衬底1上；半导体沟道柱3，分立于所述源掺杂层2上；隔离材料层4，位于所述半导体沟道柱3侧部的所述源掺杂层2上。
[0018]如图2所示，回刻蚀部分厚度的所述隔离材料层4，形成隔离层5。
[0019]如图3所示，在所述半导体沟道柱3的侧壁上形成栅极结构6；在所述半导体沟道柱3的顶部形成漏掺杂层7。
[0020]在所述半导体沟道柱3侧部的所述源掺杂层2上形成隔离材料层4后，回刻蚀部分厚度的所述隔离材料层4，剩余的所述隔离材料层4作为隔离层5，回刻蚀部分厚度的所述隔离材料层4的工艺操作控制性差，不能很好的控制所述隔离层5的厚度，导致隔离层5不能很好的起到电隔离的作用。此外且在刻蚀所述隔离材料层4，形成所述隔离层5的过程中，靠近所述半导体沟道柱3的所述隔离材料层4不易被去除，靠近所述半导体沟道柱3的隔离层5的
厚度高于远离所述半导体沟道柱3的隔离层5的厚度，靠近所述半导体沟道柱3的隔离层5电隔离的能力，与远离所述半导体沟道柱3的隔离层电隔离能力不同，导致所述半导体结构的电学性能较差以及电学性能均一性较差。
[0021]为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：通过形成牺牲材料层，为后续形成隔离层占据空间位置，所述牺牲材料层形成在所述第一掺杂层上，所述第一掺杂层的顶面为平面，相应的形成所述牺牲材料层的工艺窗口较大，易精准控制所述牺牲材料层的厚度，且形成牺牲材料层的厚度均一性较高，刻蚀牺牲材料层，形成牺牲层，所述牺牲层的厚度较为精准，且牺牲层的厚度均一性较高，去除所述牺牲层后，在所述功函数层和衬底之间形成隔离槽，在所述衬底表面法线方向上，所述隔离槽的尺寸满足工艺需求，且隔离槽各处的尺寸均一性较高，使得形成在所述隔离槽中的隔离层的厚度满足工艺要求，且隔离层的厚度均一性较高，所述隔离层电隔离的能力的均一性高，有利于提高半导体结构的电学性能以及性能均一性。通常所述半导体沟道柱的数量为多个，因为所述牺牲材料层的厚度均一性较高，相应的，在所述衬底表面法线方向上，牺牲材料层覆盖的所述半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底和位于所述衬底上的第一掺杂层；在所述第一掺杂层上形成牺牲材料层；在所述牺牲材料层上形成介电材料层；形成贯穿所述介电材料层和牺牲材料层，且与所述第一掺杂层连接的半导体沟道柱；形成所述半导体沟道柱后，去除所述介电材料层；去除所述介电材料层后，在所述半导体沟道柱的侧壁以及所述牺牲材料层上形成功函数层；形成所述功函数层后，刻蚀远离所述半导体沟道柱的所述牺牲材料层，剩余的靠近所述半导体沟道柱的所述牺牲材料层作为牺牲层；去除所述牺牲层，在所述功函数层和衬底之间形成隔离槽；在所述隔离槽中形成隔离层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一掺杂层上形成所述牺牲材料层的步骤中，所述牺牲材料层的厚度为3纳米至8纳米。3.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的步骤中，所述牺牲层和第一掺杂层的刻蚀选择比大于10。4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，所述牺牲材料层的材料包括锗化硅。5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层。6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延生长工艺在所述第一掺杂层上形成牺牲材料层。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述功函数层后，形成牺牲层前，在所述半导体沟道柱的侧壁上形成保护层；所述半导体结构的形成方法还包括：在所述隔离槽中形成隔离层后，去除所述保护层。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。9.如权利要求7所述的半导体结构的形成方法，其特征在于，以垂直于所述半导体沟道柱侧壁的方向为横向；在所述半导体沟道柱的侧壁上形成保护层的步骤中，所述保护层的横向尺寸为2纳米至8纳米。10.如权利要求7所述的半导体结构的形成方法，其特征在于，刻蚀所述牺牲材料层，形成牺牲层的步骤包括：形成覆盖所述保护层和半导体沟道柱的遮挡层；以所述遮挡层为掩膜刻蚀所述牺牲材料层，形成所述牺牲层；所述半导体结构的形成方法还包括：形成所述牺牲层后，去除所述遮挡层。11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离槽中形成隔离层的步骤包括：在所述...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：