半导体器件外延工艺及包括其形成的外延层的半导体器件制造技术

本发明专利技术涉及半导体器件外延工艺，涉及半导体集成电路制造技术，在形成有多个伪栅极结构的半导体衬底上，通过刻蚀工艺在伪栅极结构的两侧自对准形成凹槽；通过外延工艺在凹槽的内侧表面形成初始籽晶层，初始籽晶层位于凹槽底部的厚度较厚，而侧壁较薄；纵向刻蚀初始籽晶层，以将初始籽晶层的底部减薄，而形成籽晶层；通过外延工艺在籽晶层上形成主体层，主体层将凹槽填充；通过外延工艺在主体层上形成盖埋层，如此可在有效隔绝主体层与沟道在静态下载流子的导通，从而降低漏电流的基础上，最大可能地增加主体层厚度，从而增强沟道应力，提高器件电学性能。器件电学性能。器件电学性能。

【技术实现步骤摘要】
半导体器件外延工艺及包括其形成的外延层的半导体器件


[0001]本专利技术涉及半导体集成电路制造技术，尤其涉及一种半导体器件的源漏区外延工艺。

技术介绍

[0002]随着半导体技术的发展，器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。
[0003]请参阅图1a至图1d，图1a至图1d为现有技术的嵌入式外延层形成过程中器件剖面示意图，如图1a所示，通常在器件的伪栅极结构120形成之后，在半导体衬底100的伪栅极结构120的两侧自对准形成凹槽110，凹槽通常为∑型结构或U型结构，如下以U型结构凹槽110为例说明。
[0004]伪栅极结构120通常为栅介质层和多晶硅栅的叠加结构。随着技术的发展，在28nm工艺节点以下栅极结构通常采用HKMG结构，HK表示高介电常数层即栅介质层采用高介电常数层，MG表示金属层。采用HKMG时，通常先在半导体衬底上形成伪栅极结构，伪栅极结构由栅介质层和多晶硅栅叠加而成，之后利用伪栅极结构的自对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件外延工艺，其特征在于，包括：S1：提供半导体衬底，在所述半导体衬底表面形成有多个伪栅极结构，通过刻蚀工艺在伪栅极结构的两侧自对准形成凹槽；S2：通过外延工艺在凹槽的内侧表面形成初始籽晶层，由于<100>与<110>晶面生长速度不同，形成的初始籽晶层位于凹槽底部的厚度较厚，而侧壁较薄；S3：进行刻蚀工艺，纵向刻蚀初始籽晶层，以将初始籽晶层的底部减薄，而形成籽晶层；S4：通过外延工艺在籽晶层上形成主体层，主体层将凹槽填充；以及S5：通过外延工艺在主体层上形成盖埋层。2.根据权利要求1所述的半导体器件外延工艺，其特征在于，通过干法刻蚀工艺形成凹槽。3.根据权利要求1所述的半导体器件外延工艺，其特征在于，凹槽为∑型结构或U型结构。4.根据权利要求1所述的半导体器件外延工艺，其特征在于，初始籽晶层的底部厚度为15nm至30nm之间，籽晶层的底部厚度为5nm至15nm之间。5.根据权利要求1所述的半导体器件外延工艺，其特征在于，步骤S2、步骤S4和步骤S5中的外延工艺为选择性外延工艺。6.根据权利要求5所述的半导体器件外延工艺，其特征在于，所述外延工艺温度范围在500度～800度之间，压力在1torr～100torr之间。7.根据权利要求5所述的半导体器件外延工艺，其特征在于，所述外延工艺使用的气体包括SiH2Cl2或SiH4,GeH4,PH3,HCL,H2,N2，其中H2,N2为载气，载气H2，N2的流量在1slm～50slm之间，其它气体流量在1sccm～1000sccm之间。8.根据权利要求1所述的半导体器件外延工艺，其特征在于，所述籽晶层、主体层和盖埋层为锗硅外延层，锗硅外延层为形成PMOS管的源漏嵌入式外延层，以提高PMOS管的沟道区的空穴迁移率，PMOS管的源区和漏区形成于所述锗硅外延层中，其内形成有锗硅外延层的两凹槽之间形成有PMOS管的伪栅极结构或栅极结构，所述伪栅极结构为栅介质层和多晶硅栅的叠加结构，所述栅极结构为栅介质层和金属栅的叠加结构。9.根据权利要求1所述的半导体器件外延工艺，其特征在于，所述籽晶层、主体层和盖埋层为锗硅硼外延层，锗硅硼外延层为形成PMOS管的源漏嵌入式外延层，以提高PMOS管的沟道区的空穴迁移率，PMOS管的源区和漏区形成于所述锗硅硼外延层中，其内形成有锗硅硼外延层的两凹槽之间形成有PMOS...

【专利技术属性】
技术研发人员：涂火金，邓钦，刘厥扬，胡展源，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：