一种优化电场特性的分裂栅沟槽MOS及其制造方法技术

本发明专利技术公开了一种优化电场特性的分裂栅沟槽MOS及其制造方法。该方法包括在衬底的上侧制作外延层，具体如下：在所述衬底的上侧生长掺杂浓度为N3的第一外延层；调整掺杂源的浓度使掺杂浓度线性增加，并在第一外延层的上侧生长掺杂浓度从N3至N2线性增加的第二外延层；调整掺杂源的浓度使掺杂浓度线性降低，并在第二外延层的上侧生长掺杂浓度从N2至N1线性降低的第三外延层；在第三外延层的上侧生成掺杂浓度为N1的第四外延层。本发明专利技术通过调节外延层的掺杂分布，使SGT MOSFET中间部位的电荷补偿能力增强，电场分布更加接近梯形分布，增加了器件的耐压能力，并且在击穿电压相同的情况下，导通电阻可以减小30%左右。导通电阻可以减小30%左右。导通电阻可以减小30%左右。

【技术实现步骤摘要】
一种优化电场特性的分裂栅沟槽MOS及其制造方法


[0001]本专利技术涉及分裂栅沟槽MOSFET
，具体涉及一种优化电场特性的分裂栅沟槽MOS及其制造方法。

技术介绍

[0002]传统N型SGT MOS的电场分布如图1所示，Pbody和N漂移区形成的PN结处和沟槽底部出现两个电场尖峰，而中间部位电场强度较弱，存在低电场区域，没有使屏蔽栅结构作为体内场板的优势完全发挥。存在这一现象的原因为：1）由于刻蚀和填充工艺能力的限制，SGT的深沟槽不是完全垂直的，存在一定的斜度；2）沟槽底部的电场为球形分布，电场曲率半径很小，电场强度太高，导致中间部位电场无法拉平。

技术实现思路

[0003]本专利技术的目的是针对现有技术存在的不足，提供一种优化电场特性的分裂栅沟槽MOS及其制造方法。
[0004]为实现上述目的，在第一方面，本专利技术提供了一种优化电场特性的分裂栅沟槽MOS的制造方法，包括：提供第一导电类型的衬底，在所述衬底的上侧制作外延层，具体如下：在所述衬底的上侧生长掺杂浓度为N3的第一外延层；调整掺杂源的浓度使掺杂浓度线性增加，并在所述第一外延层的上侧生长掺杂浓度从N3至N2线性增加的第二外延层；调整掺杂源的浓度使掺杂浓度线性降低，并在所述第二外延层的上侧生长掺杂浓度从N2至N1线性降低的第三外延层；在所述第三外延层的上侧生成掺杂浓度为N1的第四外延层；在所述外延层上刻蚀形成若干沟槽；在所述外延层的上侧及沟槽内生长第一氧化层；在所述第一氧化层的内侧淀积经第一导电类型杂质掺杂的多晶硅，然后通过光刻和刻蚀形成屏蔽栅；在所述屏蔽栅的上侧经淀积、化学机械抛光和刻蚀操作形成隔离氧化层；在所述隔离氧化层上侧的沟槽侧壁上制作栅氧化层，然后在所述隔离氧化层上侧的沟槽淀积经第一导电类型杂质掺杂的多晶硅，通过光刻、刻蚀操作形成多晶硅栅，在所述多晶硅栅的上侧生长第二氧化层；在所述栅氧化层四周的外延层内执行体区注入操作和体区退火操作，以制作形成第二导电类型的体区；并在所述体区的上端执行源区光刻、源区注入操作和源区退火操作，以制作形成第一导电类型的源区；在所述外延层的上侧淀积介质层，并在所述介质层和外延层上刻蚀形成连接孔；在所述介质层的上侧及连接孔内沉积金属层，所述金属层经刻蚀形成源极金属和栅极金属。
[0005]进一步的，所述第一外延层的厚度为沟槽深度的三分之二，所述第二外延层的厚度为沟槽深度的六分之一，所述第三外延层的厚度为沟槽深度的四分之一，所述第四外延层的厚度为沟槽深度的二分之一。
[0006]进一步的，所述N3的取值均为2E16
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3E16，且（1+10％）*N1≥N3≥N1。
[0007]进一步的，所述N2取值为7E16
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1E17。
[0008]进一步的，所述沟槽的深度为2
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8um，其宽度为0.2
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1.5um。
[0009]在第二方面，本专利技术提供了一种优化电场特性的分裂栅沟槽MOS，包括第一导电类型的衬底和设置在所述衬底上侧的外延层，所述外延层包括依次设置在衬底上侧的第一外延层、第二外延层、第三外延层和第四外延层，所述第一外延层的掺杂浓度为N3，所述第二外延层的掺杂浓度从N3至N2线性增加，所述第三外延层的掺杂浓度为从N2至N1线性降低，所述第四外延层的掺杂浓度为N1，所述外延层上刻蚀形成有若干沟槽，所述沟槽内生长有第一氧化层，所述第一氧化层的内侧制作形成有屏蔽栅，所述屏蔽栅的上侧淀积形成有隔离氧化层，所述隔离氧化层的上侧制作形成有多晶硅栅，所述多晶硅栅与外延层之间设有栅氧化层，且其上侧生长有第二氧化层，所述栅氧化层四周的外延层内制作形成有第二导电类型的体区，所述体区的上端制作形成有第一导电类型的源区，所述外延层的上侧淀积有介质层，所述介质层和外延层上刻蚀形成有连接孔，所述介质层的上侧及连接孔内沉积金属层，所述金属层经刻蚀形成源极金属和栅极金属。
[0010]进一步的，所述第一外延层的厚度为沟槽深度的三分之二，所述第二外延层的厚度为沟槽深度的六分之一，所述第三外延层的厚度为沟槽深度的四分之一，所述第四外延层的厚度为沟槽深度的二分之一。
[0011]进一步的，所述N3的取值均为2E16
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3E16，且（1+10％）*N1≥N3≥N1。
[0012]进一步的，所述N2取值为7E16
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1E17。
[0013]进一步的，所述沟槽的深度为2
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8um，其宽度为0.2
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1.5um。
[0014]有益效果：1、本专利技术通过调节外延层的掺杂分布，使SGT MOSFET中间部位的电荷补偿能力增强，电场分布更加接近梯形分布，增加了器件的耐压能力，并且在击穿电压相同的情况下，导通电阻可以减小30%左右；2、本专利技术与传统SGT工艺相同，在不显著增加加工成本的前提下可以实现。
附图说明
[0015]图1是传统N型SGT MOS的电场分布图；图2是在衬底上制作外延层后的结构示意图；图3是在外延层上刻蚀形成沟槽后的结构示意图；图4是在外延层的上侧及沟槽内生长第一氧化层后的结构示意图；图5是在沟槽内制作出屏蔽栅后的结构示意图；图6是在屏蔽栅的上侧生长隔离氧化层后的结构示意图；图7是在沟槽的上端生长栅氧化层后的结构示意图；图8是在沟槽的上端制作出多晶硅栅并生长第二氧化层后的结构示意图；图9是在外延层内制作出体区和源区后的结构示意图；图10是在介质层上刻蚀出连接孔后的结构示意图；
图11是制作出源极金属和背金层后的结构示意图；图12是优化电场特性的分裂栅沟槽MOS的电场分布图；图13是具有优化电场特性的分裂栅沟槽MOSFET与传统结构电场分布对比图；图14是具有优化电场特性的分裂栅沟槽MOSFET与传统结构的掺杂浓度对比图。
具体实施方式
[0016]下面结合附图和具体实施例，进一步阐明本专利技术，本实施例在以本专利技术技术方案为前提下进行实施，应理解这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。
[0017]如图2至11所示，本专利技术实施例提供了一种优化电场特性的分裂栅沟槽MOS的制造方法，包括：参见图2，提供第一导电类型的衬底1，在衬底1的上侧制作外延层，具体如下：在衬底1的上侧生长掺杂浓度为N3的第一外延层2，N3的取值优选为2E16
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3E16。调整掺杂源的浓度使掺杂浓度线性增加，并在第一外延层2的上侧生长掺杂浓度从N3至N2线性增加的第二外延层3，N2取值优选为7E16
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1E17。调整掺杂源的浓度使掺杂浓度线性降低，并在第二外延层3的上侧生长掺杂浓度从N2至N1线性降低的第三外延层4，N1与N3相同或接近，优选的，（1+10％）*N1≥N3≥N1；在第三外延层4的上侧生成掺杂浓度为N1的第四外延层5。本专利技术的技术方案对于N型MOSFET和P型MOSFET均适用，为了便于描述技术方案，以下以N型MOSFET为例说明。N型MOSFET的衬底1一般采用砷元素掺杂，掺杂浓度本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种优化电场特性的分裂栅沟槽MOS的制造方法，其特征在于，包括：提供第一导电类型的衬底，在所述衬底的上侧制作外延层，具体如下：在所述衬底的上侧生长掺杂浓度为N3的第一外延层；调整掺杂源的浓度使掺杂浓度线性增加，并在所述第一外延层的上侧生长掺杂浓度从N3至N2线性增加的第二外延层；调整掺杂源的浓度使掺杂浓度线性降低，并在所述第二外延层的上侧生长掺杂浓度从N2至N1线性降低的第三外延层；在所述第三外延层的上侧生成掺杂浓度为N1的第四外延层；在所述外延层上刻蚀形成若干沟槽；在所述外延层的上侧及沟槽内生长第一氧化层；在所述第一氧化层的内侧淀积经第一导电类型元素掺杂的多晶硅，然后通过光刻和刻蚀形成屏蔽栅；在所述屏蔽栅的上侧经淀积、化学机械抛光和刻蚀操作形成隔离氧化层；在所述隔离氧化层上侧的沟槽侧壁上制作栅氧化层，然后在所述隔离氧化层上侧的沟槽淀积经第一导电类型元素掺杂的多晶硅，通过光刻、刻蚀操作形成多晶硅栅，在所述多晶硅栅的上侧生长第二氧化层；在所述栅氧化层四周的外延层内执行体区注入操作和体区退火操作，以制作形成第二导电类型的体区；并在所述体区的上端执行源区光刻、源区注入操作和源区退火操作，以制作形成第一导电类型的源区；在所述外延层的上侧淀积介质层，并在所述介质层和外延层上刻蚀形成连接孔；在所述介质层的上侧及连接孔内沉积金属层，所述金属层经刻蚀形成源极金属和栅极金属。2.根据权利要求1所述的优化电场特性的分裂栅沟槽MOS的制造方法，其特征在于，所述第一外延层的厚度为沟槽深度的三分之二，所述第二外延层的厚度为沟槽深度的六分之一，所述第三外延层的厚度为沟槽深度的四分之一，所述第四外延层的厚度为沟槽深度的二分之一。3.根据权利要求1所述的优化电场特性的分裂栅沟槽MOS的制造方法，其特征在于，所述N3的取值均为2E16
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3E16，且（1+10％）*N1≥N3≥N1。4.根据权利要求1所述的优化电场特性的分裂栅沟槽MOS的制造方法，其特征在于，所述N2取值为7E16
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1E17。5.根据权...

【专利技术属性】
技术研发人员：李加洋，陶瑞龙，胡兴正，薛璐，刘海波，
申请(专利权)人：南京华瑞微集成电路有限公司，
类型：发明
国别省市：