【技术实现步骤摘要】
具有栅间介质区的分离栅MOS器件及制造方法
[0001]本申请属于功率半导体领域，涉及一种分离栅VDMOS器件结构及其制造方法，该结构的两个多晶硅栅分别处于两个槽中，且两栅之间存在栅间介质区，在分离栅槽中引入含SiN层的沟槽内介质层。
技术介绍
[0002]沟槽型分离栅(Shield Gate Trench，SGT)晶体管自提出以来由于其低比导通电阻和低栅漏耦合电容得到广泛的应用。器件的导通电阻主要由漂移区电阻和沟道电阻构成，提高漂移区的掺杂浓度和减小沟道长度是最常见的优化方法，或者将器件的元胞尺寸进一步缩小。SGT晶体管的栅电容有Cgd(栅极与漏极间电容)，Cgs(栅极与源极间电容)，Cds(漏极与源极间电容)，与晶体管的动态特性、动态损耗直接相关。伴随器件设计朝着小型化、高密度发展，一方面，器件结构的设计需要具有低比导、低电容的特点，另一方面，对器件的制造工艺也提出了新的要求。
技术实现思路
[0003]鉴于以上所述现有技术，本专利技术的目的在于提供一种具有小尺寸、低导通电阻、低电容的沟槽分离栅VDMOS...
【技术保护点】
【技术特征摘要】
1.一种具有栅间介质区的分离栅MOS器件，其特征在于包括：第一导电类型衬底(100)，位于第一导电类型衬底(100)上方的第一导电类型第一外延层(110)，位于第一导电类型第一外延层(110)上方的第一导电类型第二外延层(111)，位于第一导电类型第二外延层(111)上方的第一导电类型第三外延层(112)；从第一导电类型第一外延层(110)上表面向下开设有第一分离栅槽(120)，从第一导电类型第三外延层(112)上表面向下开设有第二分离栅槽(140)，两个分离栅槽之间存在栅间介质区(130)；第一分离栅槽(120)内设有多重沟槽介质层，包括第一沟槽介质层(121)、第一沟槽介质层(121)内部的第二沟槽介质层(122)、第二沟槽介质层(122)内部的第三沟槽介质层(123)，在第三沟槽介质层(123)内设有分离栅(124)，分离栅隔离介质层(125)位于分离栅(124)上方，分离栅隔离介质层(125)和多重沟槽介质层将分离栅包围住，第二分离栅槽(140)内具有控制栅隔离介质层(126)，在控制栅隔离介质层(126)内设有控制栅(127)，在控制栅(127)上方存在隔离氧化层(160)；两个元胞的第二分离栅槽(140)之间设有第二导电类型阱区(150)，第二导电类型阱区(150)上方为第一导电类型重掺杂区(151)，第一导电类型重掺杂区(151)侧面为源极金属孔(161)，源极金属孔(161)下方为第二导电类型重掺杂区(152)，源极金属孔(161)穿过第一导电类型重掺杂区(151)至第二导电类型重掺杂区(152)。2.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：先于所述第一导电类型第一外延层(110)中形成第一分离栅槽(120)、第一沟槽介质层(121)、第二沟槽介质层(122)、第三沟槽介质层(123)、分离栅(124)、分离栅隔离介质层(125)，再于所述第一导电类型第二外延层(111)中形成栅间介质区(130)，最后于所述第一导电类型第三外延层(112)中形成第二分离栅槽(140)、控制栅隔离介质层(126)、控制栅(127)。3.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述第一沟槽介质层(121)和第三沟槽介质层(123)的材料为氧化硅，第二沟槽介质层(122)的材料为氮化硅。4.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述栅间介质区(130)为含第一导电类型且掺杂浓度量级大于1
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18
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‑3的重掺杂的硅层、或含有PN条交替的超结结构硅层、或High
‑
K材料。5.根据权利要求4所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述栅间介质区(130)为含有PN条交替的超结结构硅层，PN条交替的方向与第二分离栅槽(140)侧壁平行或者垂直，当交替方向与第二分离栅槽(140)平行时，PN条交替结构沿从第二分离栅槽底部至第一分离栅槽顶部的方向上下交替排列，或沿垂直于纸面的方向前后交替排列。...
【专利技术属性】
技术研发人员：乔明，钟涛，方冬，张泽奇，刘文良，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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