逻辑电路制造技术

一种逻辑电路包括第一上拉驱动电路，该第一上拉驱动电路被配置为基于第一输入信号来将第一反相输入信号驱动至电源电压，并且被配置为基于第一输入信号、第二输入信号和第三反相输入信号来将输出信号上拉。逻辑电路还包括第一下拉驱动电路，该第一下拉驱动电路被配置为基于第三输入信号来将第三反相输入信号驱动至接地电压，并且被配置为基于第一反相输入信号、第二输入信号和第三输入信号来将输出信号下拉。号下拉。号下拉。

【技术实现步骤摘要】
逻辑电路
[0001]相关申请的交叉引用
[0002]本申请要求于2020年6月8日提交的申请号为10-2020-0069090的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]各个实施例通常涉及执行逻辑运算的逻辑电路。

技术介绍

[0004]诸如半导体器件的电子器件将所有内部数据改变为二进制数以处理所述数据。电子器件使用各种逻辑电路，这些逻辑电路根据具有逻辑低电平和逻辑高电平以表达二进制数的电子信号进行操作。

技术实现思路

[0005]各个实施例针对执行逻辑运算的逻辑电路。
[0006]在一个实施例中，一种逻辑电路可以包括第一上拉驱动电路，该第一上拉驱动电路被配置为基于第一输入信号来将第一反相输入信号驱动至电源电压，并且被配置为基于第一输入信号、第二输入信号和第三反相输入信号来将输出信号上拉。逻辑电路还可以包括第一下拉驱动电路，该第一下拉驱动电路被配置为基于第三输入信号来将第三反相输入信号驱动至接地电压，并且被配置为基于第一反相输入信号、第二输入信号和第三输入信号来将输出信号下拉。...

【技术保护点】

【技术特征摘要】
1.一种逻辑电路，包括：第一上拉驱动电路，其被配置为基于第一输入信号来将第一反相输入信号驱动至电源电压，并且被配置为基于所述第一输入信号、第二输入信号和第三反相输入信号来将输出信号上拉；以及第一下拉驱动电路，其被配置为基于第三输入信号来将所述第三反相输入信号驱动至接地电压，并且被配置为基于所述第一反相输入信号、所述第二输入信号和所述第三输入信号来将所述输出信号下拉。2.根据权利要求1所述的逻辑电路，其中，所述第一上拉驱动电路被配置为：当所述第一输入信号、所述第二输入信号和所述第三反相输入信号都处于第一逻辑电平时，将所述输出信号上拉至第二逻辑电平。3.根据权利要求1所述的逻辑电路，其中，所述第一上拉驱动电路包括：第一p型金属氧化物半导体PMOS晶体管，其耦接在所述电源电压的端子与从其输出所述第一反相输入信号的第一节点之间，其中，所述第一PMOS晶体管被配置为基于所述第一输入信号而被导通；以及第二PMOS晶体管和第三PMOS晶体管，二者串联耦接在所述第一节点与从其输出所述输出信号的第二节点之间，其中，所述第二PMOS晶体管被配置为基于所述第二输入信号而被导通，并且所述第三PMOS晶体管被配置为基于所述第三反相输入信号而被导通。4.根据权利要求1所述的逻辑电路，其中，所述第一下拉驱动电路被配置为：当所述第一反相输入信号、所述第二输入信号和所述第三输入信号都处于第二逻辑电平时，将所述输出信号下拉至第一逻辑电平。5.根据权利要求1所述的逻辑电路，其中，所述第一下拉驱动电路包括：第一n型金属氧化物半导体NMOS晶体管，其耦接在所述接地电压的端子与从其输出所述第三反相输入信号的第一节点之间，其中，所述第一NMOS晶体管被配置为基于所述第三输入信号而被导通；以及第二NMOS晶体管和第三NMOS晶体管，二者串联耦接在所述第一节点与从其输出所述输出信号的第二节点之间，其中，所述第二NMOS晶体管被配置为基于所述第一反相输入信号而被导通，并且所述第三NMOS晶体管被配置为基于所述第二输入信号而被导通。6.根据权利要求1所述的逻辑电路，还包括：第二上拉驱动电路，其被配置为基于所述第二输入信号来将第二反相输入信号驱动至所述电源电压，并且被配置为基于所述第二输入信号、所述第三输入信号和所述第一反相输入信号来将所述输出信号上拉；以及第二下拉驱动电路，其被配置为基于所述第一输入信号来将所述第一反相输入信号驱动至所述接地电压，并且被配置为基于所述第二反相输入信号、所述第三输入信号和所述第一输入信号来将所述输出信号下拉。7.根据权利要求6所述的逻辑电路，其中，所述第二上拉驱动电路被配置为：当所述第二输入信号、所述第三输入信号和所述第一反相输入信号都处于第一逻辑电平时，将所述输出信号上拉至第二逻辑电平。8.根据权利要求6所述的逻辑电路，其中，所述第二下拉驱动电路被配置为：当所述第二反相输入信号、所述第三输入信号和所述第一输入信号都处于第二逻辑电平时，将所述
输出信号下拉至第一逻辑电平。9.根据权利要求6所述的逻辑电路，还包括：第三上拉驱动电路，其被配置为基于所述第三输入信号来将所述第三反相输入信号驱动至所述电源电压，并且被配置为基于所述第三输入信号、所述第一输入信号和所述第二反相输入信号来将所述输出信号上拉；以及第三下拉驱动电路，其被配置为基于所述第二输入信号来将所述第二反相输入信号驱动至所述接地电压，并且被配置为基于所述第三反相输入信号、所述第一输入信号和所述第二输入信号来将所述输出信号下拉。10.根据权利要求9所述的逻辑电路，其中，所述第三上拉驱动电路被配置为：当所述第三输入信号、所述第一输入信号和所述第二反相输入信号都处于第一逻辑电平时，将所述输出信号上拉至第二逻辑电平。11.根据权利要求9所述的逻辑电路，其中，所述第三下拉驱动电路被配置为：当所述第三反相输入信号、所述第一输入信号和所述第二输入信号都处于第二逻辑电平时，将所述输出信号下拉至第一逻辑电平。12.根据权利要求9所述的逻辑电路，还包括：第四上拉驱动电路，其被配置为基于所述第一反相输入信号、所述第二反相输入信号和所述第三反相输入信号来将所述输出信号上拉；以及第四下拉驱动电路，其被配置为基于所述第一反相输入信号、所述第二反相输入信号和所述第三反相输入信号来将所述输出信号下拉。13.根据权利要求12所述的逻辑电路，其中，所述第四上拉驱动电路被配置为：当所述第一反相输入信号、所述第二反相输入信号和所述第三反相输入信号都处于第一逻辑电平时，将所述输出信号上拉至...

【专利技术属性】
技术研发人员：金昌铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：