包括相对低的电阻率的芯的互连导线制造技术

本发明专利技术描述了一种电介质层和形成所述电介质层的方法。在电介质层中限定了开口，并且在所述开口内沉积了导线，其中，所述导线包括被护套材料包围的芯材料，其中，所述护套材料呈现出第一电阻率ρ1，并且所述芯材料呈现出第二电阻率ρ2，并且ρ2小于ρ1。并且ρ2小于ρ1。并且ρ2小于ρ1。

【技术实现步骤摘要】
包括相对低的电阻率的芯的互连导线
[0001]本申请为分案申请，其原申请是于2016年2月25日(国际申请日为2014年9月25日)向中国专利局提交的专利申请，申请号为201480047060.7，专利技术名称为“包括相对低的电阻率的芯的互连导线”。


[0002]本公开内容涉及诸如互连线之类的导线，该导线包括嵌入在护套内的芯，并且具体而言，涉及包括呈现出与护套相比相对较低的电阻率的芯的导线。

技术介绍

[0003]随着集成电路特征按比例缩小并且密度增大，影响所观察到的电阻的诸如电阻率之类的材料性质会呈现出相对更显著的影响。例如，随着特征尺寸的减小，互连线延迟可以超过门延迟，并且形成总器件延迟的相对大的部分。互连线延迟被理解为至少部分地由电阻
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电容延迟引起。电阻
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电容延迟或RC延迟被理解为随电阻变化并随绝缘体电容变化的信号传播的延迟，所述电阻部分取决于金属导线成分的电阻率，所述绝缘体电容部分取决于层间电介质的电容率。用于减少RC延迟的现有解决方案包括导线几何形状的优化。
[0004]此外，集本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在电介质层中形成导线的方法，包括：在电介质层中形成第一开口；在所述电介质层上沉积护套材料的第一层的共形涂层，并且在所述第一开口中形成第二开口，其中，所述护套材料呈现出第一电阻率ρ1；在所述共形涂层上沉积芯材料，其中，所述芯材料呈现出第二电阻率ρ2，并且ρ2小于ρ1，并且其中，所述芯材料部分填充所述第二开口；以及在所述芯材料和所述护套材料的所述第一层之上沉积所述护套材料的第二层，填充所述第二开口并且形成导线，其中，所述芯材料处于被所述护套材料包围的体积中，所述芯材料完全填充被所述护套材料包围的所述体积。2.根据权利要求1所述的方法，其中，所述第一开口限定了体积，并且所述护套材料存在于所述体积的25％到75％的范围内。3.根据权利要求1所述的方法，其中，所述护套材料的所述第二层的覆盖层形成在所述电介质层的表面之上，并且所述方法还包括使护套材料的所述第二层平坦化直到暴露所述电介质层的所述表面。4.根据权利要求1所述的方法，其中，通过光刻在所述电介质层中形成所述开口。5.根据权利要求1所述的方法，其中，使用化学气相沉积来沉积所述共形涂层。6.根据权利要求1所述的方法，其中，使用物理气相沉积来沉积所述芯材料。7.根据权利要求1所述的方法，其中，所述芯材料...

【专利技术属性】
技术研发人员：俞辉在，T，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：