【技术实现步骤摘要】
三维存储器及其制备方法
[0001]本申请涉及半导体
，更具体地，涉及三维存储器及其制备方法。
技术介绍
[0002]在基于Xtacking架构的三维存储器(3D NAND)中，负责数据I/O及记忆单元操作的外围电路形成于同一衬底上，而存储单元阵列形成于另一衬底上。当两个半导体结构各自制备完成后，通过将两个半导体结构键合连接，以使存储单元阵列和外围电路接通。
[0003]然而，随着3D NAND技术堆叠层数的增加，在实现相同存储容量的情况下，用于形成存储单元阵列的半导体结构的尺寸随之减小。相应地，与具有存储单元阵列的半导体结构键合连接的具有外围电路的半导体结构也需要随之减小，这样会影响外围电路的布置形成，进而影响外围电路与存储单元阵列的电路接通性能。
[0004]因而，如何优化形成于不同衬底上的外围电路和存储单元阵列是本领域技术人员亟待解决的技术问题之一。
技术实现思路
[0005]本申请提供了一种三维存储器，该三维存储器包括：第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储...
【技术保护点】
【技术特征摘要】
1.一种三维存储器，其特征在于，包括：第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储串结构；第二半导体结构，包括：第二衬底和位于所述第二衬底上的第二外围电路；其中，所述第一半导体结构和所述第二半导体结构沿与所述第一方向垂直的第二方向键合连接，以使所述多个存储串结构和/或所述第一外围电路与所述第二外围电路电连接。2.根据权利要求1所述的三维存储器，其特征在于，所述第一外围电路包括电容器层，所述电容器层包括交替叠置的第一电介质层和第一导电层。3.根据权利要求2所述的三维存储器，其特征在于，所述第一外围电路还包括：第一衬底和至少部分位于所述第一衬底上的多个外围器件，其中，所述第一衬底、所述多个外围器件以及所述电容器层沿所述第二方向依次设置。4.根据权利要求3所述的三维存储器，其特征在于，所述外围器件包括高压MOS器件。5.根据权利要求3所述的三维存储器，其特征在于，所述第一半导体结构还包括：虚设存储串结构，贯穿至少部分所述交替叠置的第一电介质层和第一导电层；以及贯穿触点，贯穿所述虚设存储串结构，并与所述外围器件电连接。6.根据权利要求5所述的三维存储器，其特征在于，所述第一导电层包括远离所述外围器件依次设置的第一部分和第二部分，其中，所述第一半导体结构还包括：导电通道，与所述第二部分相接触。7.根据权利要求2或6所述的三维存储器，其特征在于，所述第一半导体结构还包括：交替叠置的第二电介质层和第二导电层，其中，所述存储串结构形成于所述交替叠置的第二电介质层和第二导电层中，并且至少部分所述第二电介质层与对应的所述第一电介质层沿所述第一方向平齐设置，至少部分所述第二导电层与对应的所述第一导电层沿所述第一方向平齐设置。8.根据权利要求1所述的三维存储器，其特征在于，所述第一半导体结构还包括半导体层，位于所述多个存储串结构的远离所述第二半导体结构的一侧，其中，所述存储串结构位于所述半导体层和所述第二半导体结构之间。9.根据权利要求6所述的三维存储器，其特征在于，所述第一半导体结构还包括：第一互连层，覆盖所述交替叠置的第一电介质和第一导电层以及所述交替叠置的第二电介质和第二导电层，并通过所述贯穿触点与所述外围器件电连接，以及与所述导电通道电连接。10.根据权利要求4所述的三维存储器，其特征在于，位于所述第二外围电路中的器件的工作电压小于位于所述第一外围电路中的器件的工作电压。11.一种三维存储器的制备方法，其特征在于，包括：形成第一半导体结构，包括：在基底的第一区域上形成第一外围电路；在所述基底的第二区域上形成多个存储串结构；形成第二半导体结构，包括：在第二衬底上形成第二外围电路；以及键合所述第一半导体结构和所述第二半导体结构，以使所述存储串结构和/或所述第一外围电路与所述第二外围电路电连接。
12.根据...
【专利技术属性】
技术研发人员：陈亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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